专利名称：具有检测振荡信号的占空因数的机内测试电路的振荡电路的制作方法
技术领域：
本发明涉及一种振荡电路，特别是涉及一种具有机内测试电路的振荡电路。
附图的
图1示出了一种C-R振荡器的一般例子。现有技术的C-R振荡器被连接到一个LSI(大规模集成电路)测试器上，所述LSI测试器被用于诊断所述现有技术的C-R振荡器是否出现故障。所述LSI测试器具有一个继电器单元2和一个在输入结点4和输出结点5之间串联连接的寄存器3。控制信号CTL1被提供给继电器单元2，并根据所述控制信号CTL1的电平在闭合状态和打开状态之间改变继电器单元2。图中所示的继电器单元2处于闭合状态，和现有技术的C-R振荡器处于振荡状态。
现有技术的C-R振荡器大致具有两个反相器1a/1b、一个用于反相器1a的驱动器1c、一个斯密特触发器电路1d、一个延时电路1e和一个电容器1f。当继电器单元2处于闭合状态时，电容器1f和电阻器3相互结合形成一个C-R电路，该C-R电路确定时钟信号CLK1的振荡频率。反相器1a/1b以所述的振荡频率将时钟信号CLK1提供给所述LSI测试器。
反相器1a是p-沟道增强型场效应管Qp1和n-沟道增强型场效应管Qn1的串联组合，所述串联组合被连接在正电源线VDD和地线GND之间。公共漏节点N1被连接到输入节点4，驱动器1c使P-沟道增强型场效应晶体管Qp1和n-沟道增强型场效应晶体管Qn1将正电源线VDD和地线GND交替连接到输入节点4上。
反相器1b同样是连接在正电源线VDD和地线GND之间的P-沟道增强型场效应管Qp2和n-沟道型场效应管Qn2的串联组合。公共漏节点N2被连接到输出节点5，史密特触发器电路1d使n-沟道型场效应管Qn2和p-沟道型场效应管Qp2将正电源线VDD和地线GND经过公共漏节点N2交替连接到输出节点5上。
斯密特触发器电路1d具有连接到输入节点4的一个输入节点和连接到驱动器1c的一个输出节点，并根据时钟信号CLK1产生一个脉冲信号PLS1。斯密特触发器电路1d将脉冲信号PLD1提供给驱动器1c。延时电路1e具有与之串联的反相器1g/1h/1j。输出节点4被连接到反相器1g的输入节点，反相器1j的输出节点被连接到驱动器1c。延时电路1e根据时钟信号CLK1产生一个延迟信号DLY1，并将该信号提供给驱动器1c。
或门1k和与门1m共同组成驱动器1c。脉冲信号PLS1被提供给或门1k的一个输入节点和与门1m的一个输入节点，延迟信号DLY1被提供给或门1k的另一个输入节点和与门1m的另一个输入节点。或门1k的输出节点被连接到P-沟道增强型场效应管Qp1的栅极，与门1m的输出节点被连接到n-沟道增强型场效应管Qn1的栅极。
时钟信号CLK1被从输出节点5提供给形成所述LSI测试器一部分的比较器(未示出)。时钟信号CLK1在定时T1、T2、T3、T4、T5、T6、T7、T8、…(见图2)处被周期采样，每个采样定时处的电平与所述LSI测试器中的正高电平和地电平作比较，以判断所述时钟CLK1是否正确地具有所述高电平和低电平。
现在假设现有技术的振荡器被设计成实现0.5的占空因数，所述LSI测试器检查采样定时T1-T8处的电平，以判断现有技术的振荡器是否在采样定时T1-T8的任何一个处从高到低改变时钟信号CLK1的电平。当时钟信号CLK1具有由曲线C1或C2指出的波形时，所述占空因数大约为0.5，所述时钟信号CLK1是正常的。所述诊断是正确的。如果时钟信号CLK1具有曲线C3或C4所示的波形，所述占空因数在数值上比0.5或者小得多或者大得多，所述LSI测试器必须诊断时钟信号CLK1是否正常。但是，由曲线C3指出的电平从采样定时T1处的低电平变成在采样定时T2处的高电平，由曲线C4指出的电平从采样定时T3处的高电平变成在采样定时T4处的低电平。由此，所述LSI错误地将时钟信号CLK1诊断为正常。换言之，输出信号CLK1只允许所述LSI测试器确定现有技术C-R振荡器是否振荡。如果所述制造者改做所述LSI测试器以检查所述时钟信号CLK1，以便确定现有技术的C-R振荡器是否将所述占空因数调节到一个目标值，那么，这种改做工作需要消耗大量的时间和实验，并增加现有技术C-R振荡器的诊断成本。因此，就需要在现有技术C-R振荡器的可靠性和它的诊断成本之间进行取舍。
因此，本发明的一个重要目的是提供一个振荡器，这种振荡器可以内部检查振荡信号以判断所述占空因数是否落入目标范围内。
根据本发明的一个方面，提供了一种振荡电路，用于以一个预定频率产生振荡信号，所述振荡电路包括用于在一个信号端口的第一信号端处提供所述振荡信号的一个振荡器，和在所述振荡器和所述信号端口之间连接并用于检查所述振荡信号以判断其占空因数是否落入一个目标范围的的测试电路。
通过下述结合附图的描述可以更清楚地理解所述振荡器的特性和优点，其中图1的方框图示出了现有技术C-R振荡器的电路结构；图2示出了从所述现有技术C-R振荡器输出的时钟信号的波形；图3的方框图示出了根据本发明振荡电路的电路结构；图4的方框图示出了与本发明振荡电路共用的测试电路的电路结构；图5示出了当所述时钟信号具有一个适当的脉冲宽度时各主要信号的波形；图6示出了当所述时钟信号具有比所述适当脉冲宽度短的脉冲时所述各主要信号的波形；图7示出了当所述时钟信号具有比所述适当脉冲宽度长的脉冲时所述各主要信号的波形。
参看附图3，在半导体芯片SC上制造一个使用本发明的振荡电路，该振荡电路基本包括一个C-R振荡器11和一个内部测试电路12。C-R振荡器11产生一个时钟信号CLH2，内部测试电路12检查所述时钟信号CLK2，以判断所述脉冲宽度是否落入目标范围内。
C-R振荡器11包括两个反相器11a/11b、用于反相器11a的驱动器11c、斯密特触发器电路11d、延时电路11e和电容器11f。电阻12a插入在内部测试电路12之中，并与所述电容器11f形成一个C-R电路。该C-R电路确定时钟信号CLK2的振荡频率。
反相器11a是p-沟道增强型场效应晶体管Qp11和N-沟道增强型成效应晶体管Qn11的串联结合，所述的串联结合被连接在正电源线VDD和地线GND之间。所述公共漏节点N11经过信号线13a连接到斯密特触发器电路11d和延时电路11e。史密特触发器电路11d、延时电路11e、驱动器11c、反相器11a和信号线13a形成一个回路，时钟信号CLK2经过这个回路形成循环。驱动器11c使所述p-沟道增强型场效应晶体管Qp11和n-沟道增强型场效应晶体管Qn11将正电源线VDD和地线GND交替连接到公共漏节点N11上。
反相器11b同样是连接在正电源线VDD和地线GND之间的P-沟道增强型场效应晶体管Qp12和n-沟道增强型场效应晶体管Qn12的串联结合。斯密特触发器电路11d使n-沟道增强型场效应晶体管Qn12和p-沟道增强型场效应晶体管Qp12将所述正电源线VDD和地线GND交替连接到所述公共漏节点N2上。
斯密特触发器电路11d具有一个连接到信号线13a上的输入节点和连接到驱动器11c的输出节点，并根据时钟信号CLK2产生一个脉冲信号PLS2。斯密特触发器电路11d将脉冲信号PLS2提供给驱动器11c和反相器11b。
延时电路11e具有多个串联的反相器11g/11h/11j。信号线13a被连接到反相器11g的输入节点，和反相器11j的输出节点被连接到驱动器11c。延时电路11c根据时钟信号CLK2产生一个延迟信号DLY2，并提供给驱动器11c。
或门11k和与门11m共同组成驱动器11c。脉冲信号PLS2被提供给或门11k的一个输入节点和与门11m的一个输入节点，延迟信号DLY1被提供给或门11k的另一个输入节点和与门11m的另一个输入节点。或门11k的输出节点被连接到p-沟道增强型场效应晶体管Qp11的栅极，与门11m的输出节点被连接到n沟道增强型场效应晶体管Qn11的栅极。
虽然所述时钟信号CLK2被暂时改变成脉冲信号PLS2和延迟信号DLY2，但所述C-R振荡器11经过所述回路计算计算时钟信号CLK2，并以目标频率持续振荡。所述时钟信号CLK2被从C-R振荡器11经过内部测试电路12提供给被指定给所述时钟信号CLK2的时钟信号端14a/14b。
所述内部测试电路12包括电阻器12a、与非门12b、诊断电路12c、反相器12d和传输门12e/12f/12g/12h，测试信号端14c/14d/14e/14f被指定给使能信号CTL10、选通控制信号CTL11、置位信号CTL12和诊断信号DS。使能信号CTL10、选通控制信号CTL11和置位信号CTL12被提供给分别从一个测试器(未示出)提供给测试信号端14c/14d/14e，内部测试电路12检查互补时钟信号CLK2以判断所述C-R振荡器11是否有故障。内部测试电路12输出一个表示判断测试信号端14f故障的诊断信号DS。由此，所述振荡电路具有一个内部测试模式，所述使能信号CTL10、选通控制信号CTL11和置位信号12使所述内部测试电路进入内部测试模式。
与非门12b具有两个输入节点，和公共漏节点N11以及测试信号端14被连接到与非门12b的两个输入节点上。利用有效高电平的使能信号CTL10使能与非门12b。当与非门12b被使能时，与非门12b从时钟信号CLK2产生一个互补时钟信号CCLK2并将该互补信号提供给诊断电路12c。
反相器12d被连接到测试信号端14d，并从选通控制信号CTL11产生一个互补选通控制信号CCTL11。传输门12e和12f被连接在电阻器12a和公共漏节点N2之间，互补选通控制信号CCTL11被从反相器12d提供给传输门12e/12f的栅极。其他的传输门12g/12h被连接在信号端14a和史密特触发器11d的输入节点之间以及信号端14b和公共漏节点N12之间，选通控制信号CTL11被直接从测试信号端14d提供给传输门12g/12h的栅极。为此，传输门12e/12f和传输门12g/12h在导通和截止状态之间互补改变。
在内部测试模式期间，选通控制信号CTL11变成高电平，传输门12g/12h截止。另一方面，反相器12d将低电平的互补选通控制信号CCTL11提供给其他传输门12e/12f，并使它们导通。由此，传输门12e/12f在内部测试模式期间允许电阻器12d与电容器11f一起形成C-R电路，并使所述C-R振荡器产生预定频率的时钟信号CLK2。当检查所述时钟信号CLK2时，传输门12g/12h使所述C-R振荡器11与信号端14a/14b隔离。换言之，即使寄生电容和/或寄生电阻被耦合到信号端14a/14b，他们也不能够影响所述C-R电路，和C-R振荡器将保持预定频率的时钟信号CLK2。
另一方面，当使能信号12、选通控制信号CTL11和置位信号CTL12处于禁止电平情况下时，振荡电路进入标准操作模式，和从信号端14a/14b取出时钟信号CLK32。详细地讲，C-R振荡器11经过传输门12g/12h连接到信号端14a/14b，和传输门12e/12f被截止。在这种情况下，电容器11f与在信号端14a/14b之间连接的一个电阻器(未示出)一起形成另一个C-R电路，和所述C-R振荡器11产生由该C-R电路确定频率的时钟信号CLK2。但是，测试电路12处于标准操作模式的空闲状态。
图4示出了诊断电路12c的电路结构。诊断电路12c包括两个延时电路15a/15b、与门15c/15d、或门15e以及延时触发电路15f/15g/15h/15j。测试信号端14e被连接到延时触发电路15f/15g/15h/15j的置位节点，正电源线CDD被连接到所述延时触发电路15h/15j的输入节点D。延时触发电路15h/15j的时钟节点C被连接到延时触发电路15f/15g的输出节点Q*，延时触发电路15h/15j的输出节点Q被连接到与门15d的输入节点。输出节点Q*是输出节点Q的反相节点。与门15d的输出节点被连接到测试信号端14f。当振荡电路进入内部测试模式时，置位信号CTL12变成高电平，延时触发电路15h/15j将输出节点Q变成逻辑“0”电平。为此，一开始使诊断信号DS变成低电平。
与非门12b的输出节点被连接到延时电路15a/15b的输入节点、与门15c的一个输入节点和或门15e的一个输入节点上，延时电路15a/15b的输出节点被分别连接到与门15c的其他输入节点和或门15e的其他输入节点上。当所述振荡电路进入内部测试模式时，C-R振荡器11开始产生时钟信号CLK2，和与非门12b将互补时钟信号CCLK2提供给延时电路15a/15b、与门15c和或门15e。延时电路15a/15b将时间延迟Td引入互补时钟信号CCLK2的传送，并将被延时的信号DLY3/DLY4提供给与门15c的其他输入端和或门15e的其他输入端。制造商考虑正常振荡情况下的时钟信号CLK2的脉冲宽度，将时间延迟确定为稍短于所述脉冲宽度。因此，互补时钟信号CCLK2与所述延时信号DLY3重叠的时间是短于时钟信号CLK2脉冲宽度的一个短时间周期。互补时钟信号CCLK2和延时信号DLY3相与，与门15c将其输出节点变成逻辑“1”达到该一个短时间周期。另一方面，在从互补时钟信号CCLK2的脉冲上升到所述延时信号DLY4的脉冲衰减的长时间周期内，或门15e持续将其输出节点变成逻辑“1”电平。所述长时间周期长于时钟信号CLK2的脉冲宽度。延时电路15a/和与门15c作为整体构成第一脉冲宽度比较器15o，当时钟信号CLK2的脉冲宽度长于目标范围的下限时，该第一脉冲宽度比较器15o产生多个脉冲。另一方面，延时电路15b和或门15e相互结合形成第二脉冲宽度比较器15p，和当时钟信号CLK2的脉冲宽度短于目标范围的上限时第二脉冲宽度比较器15p产生多个脉冲。
与门15c的输出节点和或门15e的输出节点分别被连接到延时触发电路15f/15g的时钟节点C，延时触发电路15f/15g的输入节点被连接到它的输出节点Q*。当置位信号CTL12变成低电平时，延时触发电路15f/15g将输出节点Q*变成逻辑“1”电平，并将该逻辑“1”电平提供给输入节点D。
延时触发电路15f/15h和延时触发电路15g/15j构成计数器电路15m/15n，并且，每个计数器15m/15n在由与门15c或或门15e所提供的第二脉冲处将延时触发电路15h/15j的输出节点Q改变成逻辑“1”电平。如果延时触发电路15h/15j的输出节点Q同时处于逻辑“1”电平，与门15d产生高电平的诊断信号DS，该信号表示所述占空因数位于目标范围之内。另一方面，当所述诊断信号DS处于低电平时，所述占空因数或短于或长于所述目标范围，这将在下面予以描述。
现在假设C-R振荡器11在内部测试模式下产生占空因数为0.5的时钟信号CLK2，与非门12b在时间t1、时间t5、时间t9、…将互补时钟信号CCLK2变成高电平(见图5)，互补时钟信号CCLK2在时间t3、时间t7、时间t11、…下降，延时电路15a/15b将时间延迟Td引入整个互补时钟信号CCLK2的传播。延时信号DLY3/DLY4在时间t2、时间t6、时间t10、…上升，而在时间t4、时间t8、时间t12、…下降。
互补时钟信号CCLK2和延时信号DLY3相与，与门15c在时间t2和时间t3之间以及时间t6和时间t7之间保持其输出信号为高电平。另一方面，或门15e对互补时钟信号CLLK2与延时信号DLY4执行或操作，并在时间t1和时间t4之间以及时间t5和时间t8之间保持其输出信号为高电平。
当所述振荡电路进入内部测试模式时，置位信号CTL12变成高电平，延时触发电路15f/15g和延时触发电路15h/15j分别将输出节点Q*变成高电平和将输出节点Q变成低电平。在这种情况下，虽然或门15e的输出信号使被延时的触发电路15g在时间t1将输出节点Q*变成低电平，但延时触发电路15j保持输出信号Q为低电平。类似的，与门15c的输出信号在时间t2上升，并使得延时触发电路15f将输出节点Q*变成低电平。但是，延时触发电路15h保持输出节点Q为低电平。
与门15c和或门15e分别在时间t3和时间t4将输出信号变成低电平，并将所述延时触发电路15f/15g/15h/15j保持在先前状态。
或门15e的输出信号在时间t5再次上升，并使得被延时触发电路15g将输出节点Q*变成高电平。所述高电平被从被延时触发电路15g的输出节点Q*提供给被延时触发电路15j的时钟节点C。然后，被延时的触发电路15j在输入节点D锁存所述高电平，将输出节点Q变成所述高电平。
在时间t6，与门15c的输出信号再次升高，并使得延时触发电路15f将输出节点Q*变成高电平。所述高电平被从延时触发电路15f的输出节点Q*提供给被延时触发电路15h的时钟节点C。延时触发电路15h在输入节点D处锁存所述高电平，并将输出节点Q变成高电平。
由此，与门15d的两个输入节点在时间t6处都处于高电平，与门15d产生一个表示所述占空因数位于所述目标范围之内的高电平。
如果时钟信号CLK2所具有的占空因数特别短于目标范围，诊断电路12保持所述诊断信号DS为低电平，如图6所示。互补时钟信号CCLK2在时间t11、时间t15、时间t19、…变成高电平，而在时间t12、时间t16、时间t20、…下降。所述脉冲宽度短于所述时间延迟Td，互补时钟信号CCLK2决不会与延时信号DLY3重叠。与门15c保持其输出信号为低电平，并因此被延时触发电路15h决不会将其输出信号变成高电平。另一方面，或门15e在互补时钟信号CCLK2的前沿和延时信号DLY3的前沿处将其输出信号变成高电平。因此，延时触发电路15g在时间t11将其输出节点Q*变成低电平和在时间t13将其输出节点Q*变成高电平。所述高电平被从延时触发电路15g的输出节点Q*提供给延时触发电路15j的时钟节点C，并且，延时触发电路15j在时间t13将输出节点Q变成高电平。延时触发电路15h的输出节点Q不允许与门15d产生高电平。由于这个原因，诊断信号SD被保持在表示占空因数位于所述目标范围之外的低电平。
如果时钟信号CLK2所具有的占空因数长于所述目标范围，诊断电路12C产生一个低电平的诊断信号DS，如图7所示。互补时钟信号CCLK2在时间t21、时间t24、时间t28、时间t32、…变成高电平，和在时间t23、时间t27、时间t31、…变成低电平。所述互补时钟信号CCLK2的脉冲宽度将具有一个或两个被延时信号DLY4那么长，且互补时钟信号CCLK2在所述内部测试模式期间处于低电平。为此，或门15e从时间t21开始保持输出信号为高电平，延时触发电路15j的输出节点Q不改变为高电平。另一方面，与门15c在时间t22产生一个相对长的脉冲和在时间t24产生一个相对短的脉冲。由于这个原因，延时触发电路15g在时间t22将输出节点Q*变成低电平和在时间t24处将该输出节点Q*变成高电平。延时触发电路15j在时间t24将所述高电平锁存在输入节点D处，并在时间t24将输出节点Q变成高电平。但是，延时触发电路15h不允许与门15d将诊断信号DS变成低电平，和与门15d将所述诊断信号DS保持在表示所述占空因数位于所述目标范围之外的低电平。
当制造者改变所述时间延迟Td时，目标范围也被改变，内部测试电路12检查所述时钟信号CLK12，以判断所述占空因数是否落入所述目标范围之内。如在前面所描述的，内部测试电路12就所述占空因数对所述C-R振荡器11进行诊断，并向所述测试者报告所述诊断。因此，根据本发明的振荡器增强了产品的可靠性而不必重新对测试装置建立模型。
虽然展示和描述了本发明的特定实施例，但很明显，本专业技术领域内的普通技术人员可以在不脱离本发明精神和范围的基础上作出各种变化和修改。
所述振荡电路不局限于所述的C-R振荡器。根据本发明的测试电路可以和各种振荡电路相结合。
延时电路15a/15b可以是各种延时电路。
计数器15m/15n不局限于模2计数器。计数器15m/15n可以具有大于2的模。
与门15d可以利用诸如与非门或或非门的其他逻辑门代替。在这个例子中，逻辑门被选择地连接到被延时触发电路15h/15j的输出节点Q和Q*。
权利要求
1．以预定频率产生振荡信号(CLK2)的振荡电路，包括在一个信号端口的第一信号端子(14a/14b)处提供所述振荡信号的一个振荡器(11)，其特征是还包括；测试电路(12)，该测试电路(12)连接在所述振荡器(12)和所述信号端口(14a/14b/14c/14d/14e)之间，并用于检查所述的振荡信号以判断其占空因数是否落入一个目标范围之内。
2．根据权利要求1所述的振荡电路，其特征是所述测试电路被以测试模式驱动，所述振荡器和测试电路分别包括一个电容器(11f)和一个电阻器(12a)，用于确定所述的预定频率。
3．根据权利要求2所述的振荡电路，其特征是所述的测试电路还包括在所述振荡器(11)和所述第一信号端子(14a/14b)之间连接的第一传输门装置(12g/12h)，在所述振荡器和所述电阻器(12a)之间连接的第二传输门装置(12e/12f)以及连接到所述振荡器(11)的诊断电路(12c)，所述诊断电路(12c)用于诊断所述振荡信号(CLK2)的占空因数是否落入所述目标范围之内，在所述测试模式下，第一专输门(12g/12h)和第二传输门(12e/12f)被分别变成截止和导通状态。
4．根据权利要求3所述的振荡电路，其特征是所述诊断电路包括连接到所述振荡器(11)上的第一脉冲宽度比较器(15o)，用于将所述振荡信号(CLK2)的脉冲宽度和某个范围的下限进行比较，并且当所述脉冲宽度等于或大于所述下限时产生多个第一脉冲，连接到所述振荡器(11)上的第二脉冲宽度比较器(15p)，用于将所述脉冲宽度和所述某个范围的上限进行比较，并且当所述脉冲宽度等于或小于所述上限时产生多个第二脉冲，连接到所述第一脉冲宽度比较器(15o)上的第一计数器(15n)，用于当所述第一脉冲宽度比较器(15o)产生所述多个第一脉冲时产生第一检测信号；连接到所述第二脉冲宽度比较器(15p)上的第二计数器(15n)，用于当所述第二脉冲宽度比较器(15p)产生所述多个第二脉冲时产生第二检测信号，和连接到所述第一计数器(15m)和第二计数器(15n)上的一个逻辑门(15d)，用于当被提供所述第一检测信号和所述第二检测信号时产生表示所述脉冲宽度落入所述目标范围之内的一个诊断信号(DS)。
5．根据权利要求4所述的振荡电路，其特征是所述脉冲宽度比较器(15o)包括连接到所述振荡器(11)上的延时电路(15a)，用于将一个时间延迟引入到所述时钟信号(CLK2)的传播过程中，从而产生一个被延时的信号(DLY3)，和连接到所述振荡器(11)和所述延时电路(15a)上的与门(15c)，用于当部分所述时钟信号(CLK2)和部分所述延时信号(DLY3)被同时保持为逻辑“1”电平时产生所述多个第一脉冲。
6．根据权利要求4所述的振荡电路，其特征是所述第二脉冲宽度比较器(15b)包括连接到所述振荡器(11)上的延时电路(15b)，用于将施加延迟引入到所述时钟信号(CLK2)的传播过程中，以便产生一个延时信号(DLY4)，和连接到所述振荡器(11)和所述延时电路(15b)上的或门(15e)，用于当部分所述时钟信号(CLK2)和部分所述延时信号(DLY4)被同时保持为逻辑“0”电平时产生所述多个第二脉冲。
7．根据权利要求5所述的振荡电路，其特征是所述第一计数器(15m)包括第一被延时触发电路(15f)，具有被连接到所述与门(15c)输出节点的时钟节点(C)、反相输出节点(Q*)、非反相输出节点(Q)、被提供有用于将所述反相输出节点(Q)变成逻辑“1”电平的置位信号(CTL12)的置位节点和连接到所述反相输出节点的输入(D)，和第二被延时触发电路(15h)，具有被连接到所述第一延时触发电路(15f)反相输出节点(Q)上的时钟节点(C)、连接到逻辑“1”电平的电源上的提供输入节点(D)、连接到所述逻辑门(15d)和被提供有用于将所述非反相输出节点改变成逻辑“0”的所述置位信号(CTL12)的置位节点上的一个非反相输出节点(Q)。
8．根据权利要求6所述的振荡电路，其特征是所述第二计数器还包括第一延时触发电路(15g)，具有连接到或门(15e)输出节点上的一个时钟节点(C)、一个反相输出节点Q*、一个非反相输出节点(Q)、一个被提供有用于将所述反相输出节点(Q)变成逻辑“1”电平的置位信号(CTL12)的置位节点和连接到所述非反相输出节点(Q*)的输入节点(D)，和第二被延时触发电路(15j)，具有连接到所述第一延时触发电路(15g)反相输出节点(Q*)上的一个时钟节点(C)、连接到逻辑“1”电平的电源(VDD)上的一个输入节点(D)、连接到所述逻辑门(15d)上的非反相输出节点(Q)和被提供有用于将所述非反相输出节点(Q)变成逻辑“0”电平的所述置位信号(CTL12)的一个置位节点。
9．根据权利要求3所述的振荡电路，其特征是所述诊断电路包括第一脉冲宽度比较器(15o)，包括连接到所述振荡器(11)上的第一延时电路(15a)，用于将第一时间延迟引入到所述时钟信号(CLK2)的传播过程中，以便产生第一延时信号(DLY3)，和连接到所述振荡器(11)和所述第一延时电路(15a)上的与门(15c)，用于当部分所述时钟信号(CLK2)和部分所述第一延时信号(DLY3)同时保持在逻辑“1”电平时产生至少两个第一脉冲，第二脉冲宽度比较器，包括连接到所述振荡器(11)上的第二延时电路(15b)，用于将第二时间延迟引入到所述时钟信号(CLK2)的传播过程中，以便产生第二延时信号(DLY4)，和连接到所述振荡器(11)和所述第二延时电路(15b)上的或门(15e)，用于当部分所述时钟信号(CLK2)和部分所述第二延时信号(DLY4)同时保持为逻辑“0”电平时产生至少两个第二脉冲，第一计数器(15m)，包括第一延时触发电路(15f)，具有连接到所述与门(15c)输出节点上的一个时钟节点(C)、一个反相输出节点(Q*)、一个非反相输出节点(Q)、一个被提供有用于将所述反相输出节点(Q*)变成逻辑“1”电平的置位信号(CTL12)的置位节点和连接到所述反相输出节点(Q*)上的一个输入节点(D)，和第二延时触发电路(15h)，具有连接到所述第一延时触发电路(15f)所述反相输出节点(Q*)上的一个时钟节点(C)、一个连接到逻辑“1”电平的电源(VDD)上的输入节点(D)、一个非反相输出节点(Q)和一个被提供有用于将所述非反相输出节点(Q)变成逻辑“0”电平的所述置位信号(CTL12)的置位节点，当至少两个所述第一脉冲被提供给所述第一触发电路(15f)的所述时钟节点(C)时，所述第二延时触发电路(15h)将所述非反相输出节点(Q)变成逻辑“1”电平，第二计数器(15n)，包括第三延时触发电路(15g)，具有连接到所述或门(15e)输出节点的一个时钟节点(C)、一个反相输出节点(Q)、一个非凡相输出节点(Q*)、一个被提供有用于将所述反相输出节点变成逻辑“1”电平的所述置位信号(CTL12)的置位节点和连接到所述反相输出节点(Q)上的一个输入加点(D)，和第四延时触发电路(15j)，具有连接到所述第三延时触发电路(15g)反相输出节点(Q)上的一个时钟节点(C)、一个连接到逻辑“1”电平电源(VDD)上的输入节点(D)、一个非反相输出节点(Q)和一个被提供有用于将所述非反相输出节点(Q)变成逻辑“0”电平的所述置位信号(CTL12)的置位节点，当所述至少两个第二脉冲被提供给所述第三延时触发电路(15g)的所述时钟节点(C)时，所述第四延时触发电路(15j)将所述非反相输出节点(Q)变成逻辑“1”，和连接到所述第二延时触发电路(15h)的非反相输出节点(Q)和所述第四延时触发电路(15j)非反相输出节点(Q)上的与门()15d，用于当从所述第二延时触发电路的非反相输出节点和所述第四延时触发电路的非反相输出节点提供所述逻辑“1”电平时，产生一个表示所述脉冲宽度落入所述目标范围之内的诊断信号(DS)。
10．根据权利要求9所述的振荡电路，其特征是所述测试电路(12)还包括一个与非门(12b)，具有连接到所述振荡器(11)上的一个第一输入节点、被提供有表示所述测试模式的使能信号(CTL10)的第二输入节点和连接到所述第一延时电路(15a)、所述第一脉冲宽度比较器的与门(15c)、所述第二延时电路(15b)和所述第二脉冲宽度比较器的或门(15e)上的输出节点。
11．根据权利要求1所述的振荡电路，其特征是所述振荡器(11)和所述测试电路(12)被集成在一个单一的半导体芯片上。
全文摘要
C－R振荡器产生由电容器和电阻器确定的预定频率的时钟信号,测试电路被连接在C－R振荡器和一对信号端子之间,用于输出所述时钟信号,当外部控制信号被提供给所述测试电路时,测试电路将所述一对信号端子与所述C－R振荡器隔离开,并检查所述时钟信号以判断所述时钟信号的占空因数是否落入到一个目标范围之内,从而使一个外部测试装置不仅能够很容易地诊断所述C－R振荡器产生的时钟信号,并且能够很容易地诊断它的占空因数。
文档编号H03K3/00GK1219800SQ9812417
公开日1999年6月16日 申请日期1998年10月24日 优先权日1997年10月24日
发明者中村和也 申请人:日本电气株式会社