专利名称：带有总和增量调制器的视频速率数/模转换器的制作方法
技术领域：
本发明涉及一种数/模转换器，所述数/模转换器包括一个用于接收数字输入信号的输入端、用于对所述输入信号进行内插并提供一个内插信号的内插装置、一个用于将所述内插数字信号转换成一个中间信号的噪声整形器、以及用于对所述中间信号进行处理并提供一个模拟输出信号的滤波器装置。
本发明还涉及一种用于将数字输入信号转换成模以输出信号的方法，所述方法包括将所述输入信号内插成为一个内插信号、将所述内插信号转换成一个中间信号、以及对所述中间信号进行处理并提供一个模拟输出信号。
已知许多用于音频信号的数/模转换器。有两种基本技术用于数/模转换器(D/A转换器)。即所谓的总和增量技术(sigma-delta technique)和阻性或容性分压器技术(resistive or capacitive divider technique)。总和增量技术更具有吸引力，因为它采用精确的定时来代替例如电阻的精确匹配的芯片组件，从而获得高分辨率。此外，产生薄膜、激光微调的模拟组件所需的专业知识是难以获得的；而高速数字开关性能在半导体工业内则是很普遍的。
一种基本的总和增量D/A转换器是接收数字输入信号并将该数字输入信号与输出信号的负反馈相加，以提供一个误差信号。然后通过积分器和比较器处理该误差信号，以提供所谓的比特流输出信号。这种采用时间分辨率代替幅度分辨率的信号转换技术与目前的互补型金属氧化物半导体(CMOS)技术配合得相当好，其电源电压减小，晶体管的固有速度提高。在理想的实施方式中，总和增量D/A转换器能够将量化噪声从信号频带中整形出去，并由后续的模拟滤波器将该范围以外的任何噪声滤掉。
总和增量调制器常要求可以由内插器提供的过采样信号。D/A转换器的输入信号可以具有所谓的奈奎斯特速率(Nyquist rate)，或者可在提供给总和增量调制器之前需要内插至一个较高的速率。采用高速数字时钟对总和增量调制器计时，该高速数字时钟可以不同于D/A转换器的输入时钟。
在美国专利US-A-5,585,802中公开了这样的一种D/A转换器。
这种已知的D/A转换器包括一个作为所谓的噪声整形器的总和增量调制器，后接滤波器装置。
这种D/A转换器集中用于声频和音频应用中，但几乎不用在大带宽的应用例如视频域中。
已知的D/A转换器的缺点在于，必须将这些D/A转换器用在200MHz之上的全带宽视频信号操作频率。这种非常高速的电路是难以实现的。并且，这种非常高速的电路消耗很多(太多)的能量。
另一个缺点是，在已知的D/A转换器中采用的滤波器装置需要大量所谓的抽头(倍增的)。
所以这些已知D/A转换器并不适用于视频信号。
本发明的一个目的是为了克服现有技术的缺点，提供一种适合于全带宽视频信号的D/A变换。
为了实现此目的，本发明的第一个方面提供了一种数/模转换器，所述数/模转换器包括一个用于接收数字输入信号的输入端、用于对所述输入信号进行内插并提供一个内插信号的内插装置、一个用于将所述内插数字信号转换成一个中间信号的噪声整形器、以及用于对所述中间信号进行处理并提供一个模拟输出信号的滤波器装置，其特征在于，所述噪声整形器包括一个由时钟装置控制的降低了的采样速率的总和增量调制器。本发明的第二个方面提供了一种用于将数字输入信号转换成模拟输出信号的方法，所述方法包括将所述输入信号内插成为一个内插信号、将所述内插信号转换成一个中间信号、以及对所述中间信号进行处理并提供一个模拟输出信号，其特征在于，所述转换是降低了的采样速率的总和增量调制。
通过降低总和增量调制器的采样速率，此D/A转换器能够处理全带宽视频信号，而不需要200MHz以上的时钟频率。
根据本发明的D/A转换器的一个实施例的特征在于，其滤波器装置包括一个多相位FIR滤波器装置。
根据本发明的D/A转换器采用一种结合(例如芯片上)滤波的多相位后处理，而不是采用通常使用的并行至串行的转换器(该转换器需要216MHz的时钟)。
采用多相位滤波方法，可以降低时钟频率。
根据本发明的D/A转换器的一个实施例的特征在于，所述多相位FIR滤波器装置由具有比降低了的采样速率的总和增量调制器的时钟频率高的时钟频率的第二时钟装置控制，并通过一个延迟锁定环与所述降低了的采样速率的总和增量调制器的第一时钟装置相连接。
采用延迟锁定环(DLL)，可以从降低了采样速率的总和增量调制器的时钟频率容易地获得多相位FIR滤波器装置的时钟频率。
可以选用本发明及其它特征以实现本发明，参考下述的以及附图所示的例子，本发明的优点将变得明显。附图中
图1示出一个根据本发明的D/A转换器的例子的框图；图2示出一个根据本发明的D/A转换器的例子的更详细的框图；和图3更详细地示出一个根据本发明的滤波器装置的例子。
在本说明书全文中，相应的标号用于相应的元件。
图1示出一个根据本发明的D/A转换器DAC的例子的框图，包括一个用于接收数字输入信号Si的输入端I。将这个信号提供给内插装置1以将此输入信号内插成为一个内插信号Sis。通过内插，该输入信号由一个例如为4的系数进行上采样(upsampled)。将内插信号Sis提供给一个噪声整形器3，它包括一个降低了的采样速率(RSR)的总和增量调制器。
RSR调制器产生并行样本。整个结构以这样一种方式设计，即当采用一个简单的并行至串行转换器(P/S)将样本变换成一个时间上的串行序列时，这个串行序列的频谱与常规的总和增量调制器的输出频谱在可接受的误差范围内是相同的。
RSR总和增量调制器能够以例如54MHz的降低了的采样速率来处理全带宽视频信号，而不是采用常规的总和增量调制器所必须的大约216MHz的采样速率。
噪声整形器向滤波器装置5提供一个中间信号Ssr，用于处理(包括滤波)该信号。
经过处理，D/A转换器DAC在其一个输出端O提供一个模拟输出信号So。
图2示出一个根据本发明的D/A转换器DAC2的例子的更详细的框图。该D/A转换器在输入端I2接收速率为13.5MHz的一个数字8比特输入信号S2i。此输入信号提供给一个上采样器(upsampler)(在此例中系数为4)。内插装置将内插信号S2is提供给一个噪声整形器23，它包括一个二阶RSR总和增量调制器231和一个编码器233。
噪声整形器23通过滤波器装置25与用于提供模拟输出信号S2o的D/A转换器的输出端O2相连接。
RSR总和增量调制器231由第一时钟装置27控制，在本例中，时钟信号cs1的时钟频率为54MHz。采用RSR总和增量调制器，依据本发明的D/A转换器能够以降低了的采样速率处理视频信号。
编码器233将中间信号格式(本例中为5比特)转换成适用于后面的滤波器的8比特格式。
时钟装置27还向一个延迟锁定环(DLL)28提供时钟信号cs1。此延迟锁定环获得四相位等距时间时钟，该时钟为具有四个相位差的时钟信号cs2。将这些信号提供给第二时钟装置29，该第二时钟装置以一个时钟频率来控制滤波器装置25，在本例中该时钟频率为RSR总和增量调制器的时钟频率的2倍。
以此，不需要以高至54×4＝216MHz的时钟频率来操作总和增量调制器和滤波器装置就可以处理全带宽视频信号。
这个转换器采用一个结合(例如芯片上)滤波的多相位后处理，而不是通常使用的并行至串行转换器(该转换器需要一个216MHz的时钟)。
使用多相位滤波，可以使用降低了的时钟频率。
在图3中，图3a、3b和3c分别示出滤波器装置51、52、53的简化形式(图3a中的51)、信号处理方案(图3b中的52)以及实施方案(图3c中的53)。
滤波器装置作为一个所谓的后处理器而操作。后处理器在本例中实施为一个半数字电路，它包含一个多相位并行至串行转换器和一个电流型线性相位FIR重构滤波器。多相位后处理由从四相位等距时间时钟(DLL 28的输出，参看图2)产生的定时所控制，用于将并行比特串行化。这个D/A转换器例子不是采用简单的并行至串行转换器(该转换器需要216MHz的时钟)，而是采用结合额外的芯片上滤波的多相位后处理。
采用多相位后处理的主要动机是减少所需要的芯片时钟频率，而采用芯片上滤波器的主要动机是显著地简化对芯片外(视频)滤波器的要求。在本例中，集成的滤波器允许将外部滤波器典型地简化为单一RC部分。
图3a示出多相位后处理(多相位串行化)的一个简化形式，该多相位后处理涉及形成一个输出(信号So)，该输出是调制器的输出Xn(32、33、34、35)的线性组合，即加法器31的输出，Xn的每个元素经相同的相位移动波形调制，如图3a所示。调制波形(φs)的最简形式可以为具有相同脉冲宽度的脉冲的相移串。然后用此脉冲(时钟)串的频谱来修改串行化序列的频谱。根据脉冲宽度，这个修改是所希望的效果，因为它衰减了带外频谱部分(噪声)，并因此简化了对后续重构滤波器的要求。
在简化外部滤波器的复杂性中的又一步骤是采用横向FIR滤波器，该滤波器在带外频谱部分提供是够的衰减。这样一种滤波器可以多相位形式实施，从而可避免需要高频时钟。
图3b示出在这个D/A转换器中实施的等效两相位滤波的离散时间表示的一个例子，其输入是串行化的序列。滤波由两个相同的线性相位(对称)17抽头低通FIR滤波器p(z2)组成，各滤波器以比特流序列的速率的一半速率操作(在本例中为108Mhz)。在各路径中，在滤波器之前分别有一个下采样器(downsampler)45、45’。这个两相位处理的全部操作等效于通过一个以比特流速率(在这个例子中为216MHz)操作的半频带线性相位33抽头低通FIR滤波器P(z)对串行化序列X[NT/q]进行滤波。P(z)的脉冲响应的每隔一个的样本等于零，而非零样本等于p(z2)的脉冲响应样本。如图3b所示，在上采样器47、47’分别进行了上采样之后，在加法器46合并各部分的输出，使得最后的输出序列等于以较高速率操作的P(z)的输出。这样的半频带滤波器的频率响应在108MHz的整倍数的频率处重复。
图3c示出多相位后处理器的简化实施方式。每个滤波器的输出电流都在一个电阻上相加。调制器的每2-比特输出在非重叠的54MHz的时钟
的控制下被串行化，结果产生各FIR滤波器的一个1比特的108MHz数据速率的输入。然后，采用由时钟的相同的相位控制的两个相同的滤波器来处理调制器的每4比特输出。由于每个被开关的电流在时间2/fs之中保持恒值(这是脉冲宽度调制的结果)，所以有一个额外的低通滤波，其频率响应为sin(2Пf/fs)/(2Пf/fs)。
此滤波器在fs/2的非零整倍数的频率处包含结构上的零，该频率与未由P(z)抑制的频率相同。
在这个D/A转换器中的这个重构处理的整体效果等效于通过33抽头滤波器P(z)的级连对调制器的简单串行输出的滤波和外部RC滤波，其中脉冲宽度调制的脉冲宽度是2/fs。剩余的高频分量由芯片外RC滤波所抑制，电容器主要是小的寄生电容。
应该注意，所述上采样系数以及第一和第二时钟装置的时钟频率可以根据需要选择。
除了滤波装置仅仅是在芯片以外的一个简单的RC滤波之外，D/A转换器可以被完全集成。
在上述说明中，已经在详细的例子的基础上描述了本发明。本领域的普通技术人员应该了解属于本发明的范围之内的许多不同的解决方案。
本发明提供了一种带有降低的采样速率的总和增量调制器的D/A转换器。
本发明还提供了一种颇具优点的采用多相位滤波实现的后处理。
权利要求
1.一种数/模转换器，包括一个用于接收数字输入信号的输入端、用于对所述输入信号进行内插并提供一个内插信号的内插装置、一个用于将所述内插数字信号转换成一个中间信号的噪声整形器、以及用于对所述中间信号进行处理并提供一个模拟输出信号的滤波器装置，其特征在于，所述噪声整形器包括一个由时钟装置控制的降低了的采样速率的总和增量调制器。
2.根据权利要求1所述的数/模转换器，其特征在于，所述滤波器装置包括一个多相位FIR滤波器装置。
3.根据权利要求2所述的数/模转换器，其特征在于，所述多相位FIR滤波器装置由具有比降低了的采样速率的总和增量调制器的时钟频率高的时钟频率的第二时钟装置控制，并通过一个延迟锁定环与所述降低了的采样速率的总和增量调制器的第一时钟装置相连接。
4.一种用于将数字输入信号转换成模拟输出信号的方法，包括将所述输入信号内插成为一个内插信号、将所述内插信号转换成一个中间信号、以及对所述中间信号进行处理并提供一个模拟输出信号，其特征在于，所述转换是降低了的采样速率的总和增量调制。
5.根据权利要求4所述的方法，其特征在于，对所述中间信号的处理是一个多相位FIR滤波。
全文摘要
描述了一种具有内插装置(1)和滤波器装置的D/A转换器(DAC)。该D/A转换器还包括一个噪声整形器(3),它实施为降低了的采样速率(RSR)的总和增量调制器并且由时钟装置控制。为了进一步改善D/A转换器的操作,在本发明的一个较佳的实施例中,滤波器装置实施为多相位FIR滤波器装置。
文档编号H03M3/02GK1273711SQ99800543
公开日2000年11月15日 申请日期1999年4月12日 优先权日1998年4月24日
发明者B·M·达格纳丘, E·罗扎 申请人:皇家菲利浦电子有限公司