一种基于时钟调相的并串转换电路的制作方法
【技术领域】
[0001]本发明属于电路领域，具体是一种基于时钟调相的并串转换电路。
【背景技术】
[0002]并串转换电路将低速时钟下的并行数据信号转换成高速时钟下的串行数据信号。目前并串数据转换的功能主要依靠专用芯片来实现，增加了系统设计的成本，且由于芯片弓丨脚数量较多，增加了系统设计的难度，给实际应用带来了极大的不便。
【发明内容】
[0003]本发明的目的在于克服现有技术的不足，提供一种实现并串转换功能的电路。该电路基于时钟调相的方法，用于将低速并行信号转换为高速串行信号输出。
[0004]其技术实现方案为:一种基于时钟调相的并串转换电路，利用时钟调相电路实现对数据的并串转换功能。所述电路由四个电路组成:
所述的多级采样电路，由多个寄存器组成；每个寄存器的数据输入端连接输入数字信号，时钟端连接低频时钟，数据输出端连接至并串转换电路的数据输入端。多级采样电路中寄存器的数量与多级时钟调相电路中输出的调相时钟数量相同。
[0005]所述的多级时钟调相电路，对输入的低频时钟进行调相，输出多级经过调相的时钟信号，由多级基本时钟调相电路级联而成；基本时钟调相电路由锁相环及多级基本时钟相位延时电路组成，前一级时钟调相电路时钟的输出作为后一级时钟调相电路的时钟输入。
[0006]所述的同步复位电路，对输入时钟和输入信号进行同步，以防止数据丢失，并确保采样到稳定的信号。同时，该电路能对整个电路进行复位。
[0007]所述的并串转换电路，采用经过多级调相的时钟作为时钟信号，利用多级时钟调相电路输出的经过调相的多级时钟驱动输出寄存器采样多级采样电路输出的并行信号，并将其转换为高速串行信号输出。
[0008]所述的基本时钟调相电路，由锁相环及多级时钟相位延时电路组成；多级时钟相位延时电路由时钟相位延时电路级联而成，前一级时钟相位延时电路的输出作为后一级时钟相位延时电路的输入。
[0009]所述的基本时钟调相电路的锁相环及基本时钟相位延时单元的个数可以灵活设置。即锁相环电路可以选择为使用或不使用，基本时钟相位延时单元的个数可以根据系统要求选择1~N个，N由实际电路资源决定。
[0010]所述的同步复位电路，可对输入时钟和输入信号进行同步，以防止数据丢失；在多级采样电路进行采样时，该电路可提高数据稳定性，增强抗干扰能力，提高数据采样的正确率。同时，可通过外部输入对整个系统进行复位，提高系统的稳定性。
[0011]所述的并串转换电路由输出多级寄存器及或门选择电路组成，多路采样电路的输出信号一一对应连接至并串转换电路的输出寄存器，所有输出寄存器的输出均连接至或门选择电路。并串转换电路的每一级输出寄存器在输入经过调相的Μ级时钟的上升沿，读取多级采样电路对应的并行数据，并复位前一级时钟对应的输出寄存器；所有的输出寄存器的输出均连接至一个或门选择电路，并转换为一路串行信号输出，从而完成并串转换功能。
[0012]所述时钟调相电路中的锁相环电路对时钟相位进行粗调，基本时钟相位延时电路由FPGA内部的查找表实现，可实现纳秒级的精确延时，实现对时钟相位的细调，以实现对时钟的相位调整。
[0013]经过调相的时钟相当于将原时钟信号的频率提高了 Μ，因此可以利用高速时钟将低速并行信号转换为高速串行信号，并输出。
[0014]本发明与现有技术相比，其显著优点是:
(1)电路灵活性好，可通过扩展实现任意位数的并串转换。
[0015](2)创造性地对时钟进行调相，避免了对信号延时容易出现的干扰。
[0016](3)使用FPGA实现，成本大大降低。
【附图说明】
[0017]图1是本发明电路结构图。
[0018]图2是本发明时钟调相电路图。
[0019]图3是本发明并串转换电路图。
[0020]图4是本发明并串转换信号波形图。
【具体实施方式】
[0021]下面参照附图对本发明进一步详细说明。
[0022]本发明为基于时钟调相的并串转换电路。该电路由多级采样电路，多级时钟调相电路，同步复位电路，并串转换电路四部分组成。其结构如图1所示。
[0023]多级时钟调相电路如图2所示，由时钟调相电路级联而成；多级时钟调相电路的调相值等于级联的时钟调相电路数目乘以最小调相值；通过改变级联的时钟调相电路数目，可以得到需要的多级时钟调相电路的调相值。上一级时钟调相电路的输出作为下一级时钟调相电路的输入，最后一级时钟调相电路的输出作为多级时钟调相电路的输出。
[0024]多级时钟调相电路由基本时钟调相电路级联而成，基本时钟调相电路由锁相环和基本时钟相位延时单元级联而成。基本时钟调相电路的锁相环及基本时钟相位延时单元的个数可以灵活设置。即锁相环电路可以选择为使用或不使用，基本时钟相位延时单元的个数可以根据系统要求选择1~Ν个，Ν由实际电路资源决定。
[0025]并串转换电路如图3所示，为Ν路输出寄存器与门选择电路组成。Ν路输出寄存器采用经过多级调相的时钟作为各个输出寄存器的驱动时钟信号，其输入信号为多级采样电路输出的Ν路并行数据。调相时钟逐一驱动Ν路输出寄存器，输出寄存器在调相时钟的上升沿采样多级采样电路输出的信号，并复位前一级输出寄存器的数据，所有并串转换电路输出寄存器的数据连接至或门选择电路，转换为一路串行数据输出。
[0026]串并数据转换电路信号波形如图4所示。当调相时钟1的上升沿来临时，读取并行数据1并存放在寄存器中，其复位前一级输出寄存器数据；以此类推，当调相时钟η的上升沿来临时，读取并行数据η并存放在寄存器中，并复位η-l级的输出寄存器的数据；读取的η路并行数据作为或门选择电路的输入，输入的并行信号转换为串行信号输出，从而完成并串转换。
【主权项】
1.一种基于时钟调相的并串转换电路，其特征在于:实现将低速并行数据转换为高速串行数据的功能，该电路包括: 多级采样电路，由多个寄存器组成；每个寄存器的数据输入端连接输入数字信号，时钟端连接低频时钟，数据输出端连接并串转换电路的数据输入端；多级采样电路中寄存器的数量与多级时钟调相电路中输出的调相时钟数量相同； 多级时钟调相电路，输入为低频时钟信号，其对输入的低频时钟进行调相，输出多级经过调相的时钟信号连接至并串转换电路； 同步复位电路，对输入时钟和输入信号进行同步，同时，该电路可对整个电路进行复位； 并串转换电路，采用经过多级调相的时钟作为时钟信号，将多级采样电路输出的并行信号转换为高速串行信号输出。2.根据权利要求1所描述的基于时钟调相的并串转换电路，其特征在于:所述的多级时钟调相电路，由若干基本时钟调相电路级联而成；基本时钟调相电路由锁相环及多级时钟相位延时电路组成；多级时钟相位延时电路由时钟相位延时电路级联而成，前一级时钟相位延时电路的输出作为后一级时钟相位延时电路的输入。3.根据权利要求1所描述的基于时钟调相的并串转换电路，其特征在于:所述的同步复位电路，可对输入时钟和输入信号进行同步，同时，可通过外部输入对整个系统进行复位。4.根据权利要求1所描述的基于时钟调相的并串转换电路，其特征在于:所述的并串转换电路由多级输出寄存器及或门选择电路组成，并串转换电路利用多级时钟调相电路输出的Μ级经过调相的时钟驱动多级输出寄存器 对应多级米样电路的输出信号，所有输出寄存器的输出均连接至或门选择电路；并串转换电路的每一级输出寄存器在Μ级调相时钟的上升沿，读取多级采样电路对应的并行数据，并复位前一级时钟对应的输出寄存器；所有的输出寄存器的输出均连接至一个或门选择电路，并转换为一路串行信号输出，从而完成并串转换功能。5.根据权利要求2所述的基于时钟调相的并串转换电路，其特征在于:所述时钟调相电路中的锁相环电路对时钟相位进行粗调，基本时钟相位延时电路由FPGA内部的查找表实现，可实现纳秒级的精确延时，实现对时钟相位的细调，以实现对时钟的相位调整。6.根据权利要求2所述的基本时钟相位电路电路，其特征在于:所述时钟相位延时电路由FPGA内部的查找表实现对时钟相位的精确调整，信号从查找表的输入到输出的延时为lOOps，即通过一个或多个查找表，经过延时，即可完成对时钟相位的精确调整。7.根据权利要求2所描述的基于时钟调相的并串转换电路，其特征在于:每个基本时钟调相电路中的锁相环电路及基本时钟相位延时电路的个数可以设置，即锁相环电路可以选择为使用或不使用，基本时钟相位延时电路的个数可以根据系统要求选择1~N个，N由实际电路资源决定。
【专利摘要】本发明公开了一种基于时钟调相的并串转换电路。该电路由多级采样电路，多级时钟调相电路、同步复位电路、并串转换电路四部分组成。多级时钟调相电路由锁相环电路与基本时钟相位延时电路组成。输入的低频时钟经过多级时钟调相电路后，输出多级经过调相的时钟信号。并串转换电路采用多级调相时钟作为时钟信号，可以将输入的高速并行数据转换为串行数据输出。本发明使用FPGA设计实现，并通过布局布线约束技术使时钟相位精确可控，从而实现了用低频时钟对低速并行信号的采样并输出高速串行信号的功能。该电路具有精确性高、通用性好、稳定性强的特点。
【IPC分类】H03M9/00
【公开号】CN105306068
【申请号】CN201510733235
【发明人】李洪涛, 侍宇峰, 朱晓华, 顾陈, 李康, 朱璨, 席峰, 陈胜垚, 王海青, 袁泽世
【申请人】南京理工大学
【公开日】2016年2月3日
【申请日】2015年10月30日