一种dram时钟同步系统的制作方法
【技术领域】
[0001 ]本发明涉及DRAM技术领域，特别涉及一种DRAM时钟同步系统。
【背景技术】
[0002]请参阅图1所示，现有技术中DRAM系统时钟同步的工作原理为:
[0003]系统要求输入时钟和输出的dqX(X= 0，l，2……η)及dqs的上升沿对齐，SP
[0004]T1+T2+T3+T4 = N*TCK N 为整数
[0005]其中，Tl是接收器rev的延迟时间，T2是DLL延迟链的延迟时间，T3是时钟树的延迟时间，T4是发送器OCD的延迟时间，TCK是时钟周期。如果输入时钟和输出的dqX及dqs的上升沿没有对齐，则系统在高频工作时读取数据时就会出错。
[0006]当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿是对齐的，即
[0007]T2+T5 = N*TCK
[0008]其中，T5是反馈电路的延迟时间。如果反馈电路的延迟时间
[0009]Τ5 = Τ1+Τ3+Τ4
[0010]那么就可以满足系统时钟同步的要求。
[0011]出于功耗的考虑，反馈电路是对rcv、时钟树和OCD的一个简单复制;所以存在以下问题:如果DRAM系统的电压，温度或工艺发生变化，反馈电路的延迟时间和真实电路的延迟时间就会发生偏差，即
[0012]T5在T1+T3+T4
[0013]则输入时钟和输出的dqX及dqs的上升沿没有对齐，系统在高频工作时读取数据就会出错。
【发明内容】
[0014]本发明的目的在于提供一种DRAM时钟同步系统，以解决上述技术问题。
[0015]为了解决上述技术问题，本发明采用如下技术方案:
[0016]—种DRAM时钟同步系统，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路;输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端连接DLL延迟链的输入端;DLL延迟链的输出端连接时钟树，时钟树的输出端连接若干发送器OCD;若干发送器O⑶中的一个的输出端连接DLL鉴相器的第二输入端;DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。
[0017]进一步的，若干发送器OCD中除输出端连接DLL鉴相器的第二输入端的一个发送器O⑶外，其余发送器O⑶的输出端均连接有一个虚拟负载。
[0018]进一步的，虚拟负载的大小等于将输出时钟输入到DLL鉴相器中所增加的负载。
[0019]进一步的，所述若干发送器OCD的负载匹配。相对于现有技术，本发明采用如下技术方案:
[0020]相对于现有技术，本发明具有以下有益效果:
[0021]本发明取消了现有技术中能够引起同步误差的反馈电路，将输入时钟和输出时钟dqs直接进入DLL鉴相器，当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿对齐，即输入时钟和输出时钟的上升沿对齐。本发明由于没有反馈电路，所以也不存在延迟时间匹配的问题，只要DLL能够正确锁定，则满足系统时钟同步的要求。同时，本发明相对于现有具有反馈电路的系统来讲，输入时钟和输出时钟上升沿对齐的准确度更高，使得DRAM能够工作在比现有技术更高的频率下，而能够保证工作的稳定性和准确性。
[0022]进一步，本发明取消了传统的反馈电路，有效的节约了DRAM的面积。
[0023]进一步，本发明在所有的dqX上会增加一个虚拟负载dummy;该虚拟负载的大小等于将输出时钟输入到DLL鉴相器中引起的dqs所增加的负载;这样能够消除dqs直接送入DLL鉴相器，所引起的输出时钟负载不匹配的问题。
【附图说明】
[0024]图1为现有DRAM时钟同步系统工作原理示意图；
[0025]图2为本发明DRAM时钟同步系统工作原理示意图。
【具体实施方式】
[0026]请参阅图2所示，本发明一种DRAM时钟同步系统，包括接收器rcv、DLL延迟链、时钟树、DLL鉴相器、DLL控制电路和若干发送器O⑶。
[0027]输入时钟信号线连接接收器和DLL鉴相器的第一输入端，接收器的输出端通过DLL延迟链连接时钟树的输入端，时钟树的输出端连接若干发送器OCD;若干发送器OCD中的一个的输出端连接DLL鉴相器的第二输入端;DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。DLL鉴相器用于比较输入时钟和输出时钟dqs的上升沿的时差，并通过DLL控制电路控制DLL延迟链的长度，使输入时钟和输出时钟dqs的上升沿对齐。
[0028]本发明中，输入时钟和dqs直接进入DLL鉴相器，取消了现有技术中的反馈电路。当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿对齐，即输入时钟和dqs及dqX的上升沿对齐。由于没有反馈电路，所以也不存在延迟时间匹配的问题，只要DLL能够正确锁定，则满足系统时钟同步的要求。
[0029]由于dqs会进入到DLL鉴相器的输入端，相对于原有系统，dqs的负载会有所增加，为了 dqs和dqX的负载匹配，在所有的dqX上会增加一个虚拟负载dummy;该虚拟负载的大小等于将输出时钟输入到DLL鉴相器中引起的dqs所增加的负载。
【主权项】
1.一种DRAM时钟同步系统，其特征在于，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路； 输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端连接DLL延迟链的输入端;DLL延迟链的输出端连接时钟树，时钟树的输出端连接若干发送器OCD; 若干发送器OCD中的一个的输出端连接DLL鉴相器的第二输入端； DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。2.根据权利要求1所述的一种DRAM时钟同步系统，其特征在于，若干发送器OCD中除输出端连接DLL鉴相器的第二输入端的一个发送器OCD外，其余发送器OCD的输出端均连接有一个虚拟负载。3.根据权利要求2所述的一种DRAM时钟同步系统，其特征在于，虚拟负载的大小等于将输出时钟输入到DLL鉴相器中所增加的负载。4.根据权利要求2所述的一种DRAM时钟同步系统，其特征在于，所述若干发送器OCD的负载匹配。
【专利摘要】本发明公开一种DRAM时钟同步系统，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端通过DLL延迟链的输入端；DLL延迟链的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。本发明取消了现有技术中能够引起同步误差的反馈电路，将输入时钟和输出时钟dps直接进入DLL鉴相器，当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿对齐，即输入时钟和输出时钟的上升沿对齐。本发明由于没有反馈电路，所以也不存在延迟时间匹配的问题，只要DLL能够正确锁定，则满足系统时钟同步的要求。
【IPC分类】H03L7/10
【公开号】CN105577181
【申请号】CN201610104422
【发明人】刘成, 郭晓锋, 梁超
【申请人】西安紫光国芯半导体有限公司
【公开日】2016年5月11日
【申请日】2016年2月26日