一种自适应频率编码方法和装置的制造方法
【专利摘要】本发明属于信号处理技术领域，提供了一种自适应频率编码方法和装置。该方法包括：通过时钟信号对频率信号进行边沿检测，以获得所述频率信号的周期；统计在所述频率信号的N个周期内所述时钟信号的个数M，其中M、N为大于零的整数；若所述时钟信号的个数M不等于S*N，则对所述频率信号进行处理，统计处理后的所述频率信号的一个周期内所述时钟信号的个数，将该个数作为编码值；或者对所述时钟信号进行处理，统计所述频率信号的一个周期内处理后的所述时钟信号的个数，将该个数作为编码值，其中，S为大于1的整数。通过本发明能够使编码值保持在合理的范围内，从而提高编码精度，降低资源和时间的消耗。
【专利说明】
-种自适应频率编码方法和装置
技术领域
[0001] 本发明属于信号处理技术领域，尤其设及一种自适应频率编码方法和装置。
【背景技术】
[0002] 目前，频率编码技术通常义用现场可编程口阵列（Field Programmable Gate Array，FPGA)来实现，在FPGA中将频率信号的一个周期内的时钟信号个数作为编码值。然 而，在现有技术中，频率信号的频率较高时，编码值可能很小，会降低FPGA的编码精度;频率 信号的频率较低时，编码值可能很大，在进行数据传输和处理时会增加资源和时间的耗费。
[0003] 故，有必要提出一种新的技术方案，W解决上述技术问题。
【发明内容】
[0004] 鉴于此，本发明实施例提供一种自适应频率编码方法和装置，旨在使编码值保持 在合理的范围内，从而提高编码精度，降低资源和时间的消耗。
[0005] 本发明实施例的第一方面，提供一种自适应频率编码方法，所述方法包括：
[0006] 通过时钟信号对频率信号进行边沿检测，W获得所述频率信号的周期；
[0007] 统计在所述频率信号的N个周期内所述时钟信号的个数M，其中M、N为大于零的整 数；
[000引若所述时钟信号的个数M不等于S*N，则对所述频率信号进行处理，统计处理后的 所述频率信号的一个周期内所述时钟信号的个数，将该个数作为编码值;或者对所述时钟 信号进行处理，统计所述频率信号的一个周期内处理后的所述时钟信号的个数，将该个数 作为编码值，其中，S为大于1的整数。
[0009] 本发明实施例的第二方面，提供一种自适应频率编码装置，所述装置包括：
[0010] 检测模块、统计模块W及处理模块.
[0011] 所述检测模块，用于通过时钟信号对频率信号进行边沿检测，W获得所述频率信 号的周期；
[0012] 所述统计模块，用于统计在所述频率信号的N个周期内所述时钟信号的个数M，其 中M、N为大于零的整数；
[0013] 所述处理模块，用于若所述时钟信号的个数M不等于S*N，则对所述频率信号进行 处理，统计处理后的所述频率信号的一个周期内所述时钟信号的个数，将该个数作为编码 值;或者对所述时钟信号进行处理，统计所述频率信号的一个周期内处理后的所述时钟信 号的个数，将该个数作为编码值，其中，S为大于1的整数。
[0014] 本发明实施例与现有技术相比存在的有益效果是:本发明实施例通过统计在频率 信号的N个周期内时钟信号的个数M，若时钟信号的个数M不等于S*N，则对频率信号进行处 理，统计处理后的频率信号的一个周期内时钟信号的个数，将该个数作为编码值;或者对时 钟信号进行处理，统计频率信号的一个周期内处理后的时钟信号的个数，将该个数作为编 码值，使编码值保持在合理的范围内，从而提高了编码精度，降低了资源和时间的消耗。
【附图说明】
[0015] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述 中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些 实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可W根据运些 附图获得其他的附图。
[0016] 图1是本发明实施例一提供的自适应频率编码方法的实现流程图；
[0017] 图2是本发明实施例二提供的自适应频率编码装置的组成示意图。
【具体实施方式】
[0018] 为了使本发明的目的、技术方案及优点更加清楚明白，W下结合附图及实施例，对 本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用W解释本发明，并 不用于限定本发明。
[0019] 实施例一:
[0020] 图1示出了本发明实施例一提供的自适应频率编码方法的实现流程，所述实现流 程详述如下：
[0021] 在步骤SlOl中，通过时钟信号对频率信号进行边沿检测，W获得所述频率信号的 周期；
[0022] 在本发明实施例中，所述频率信号为周期性的方波信号，所述边沿检测包括但不 限于上升沿检测和下降沿检测。
[0023] 在本发明实施例中，将所述频率信号输入FPGA中，采用FPGA时钟管理模块输出的 所述时钟信号对所述频率信号进行上升沿检测或下降沿检测，W获得所述频率信号的周 期，所述频率信号的周期为两个相邻上升沿或两个相邻下降沿之间所经历的时间。
[0024] 在步骤S102中，统计在所述频率信号的N个周期内所述时钟信号的个数M，其中M、N 为大于零的整数；
[0025] 在步骤S103中，若所述时钟信号的个数M不等于S*N，则对所述频率信号进行处理， 统计处理后的所述频率信号的一个周期内所述时钟信号的个数，将该个数作为编码值;或 者对所述时钟信号进行处理，统计所述频率信号的一个周期内处理后的所述时钟信号的个 数，将该个数作为编码值，其中，S为大于1的整数。
[0026] 在本发明实施例中，根据奈奎斯特采样定理，当所述时钟信号的频率为所述频率 信号的频率的2倍W上时才能完整的保留所述频率信号中的信息，即在所述频率信号的N个 周期内至少包括2*N个所述时钟信号时才能使编码值保持在合理的范围内。
[0027] 较佳的，S的取值范围为5~10。
[0028] 进一步的，若所述时钟信号的个数M等于S*N，则统计在所述频率信号的一个周期 内所述时钟信号的个数，并将所述时钟信号的个数作为编码值。
[0029] 进一步，所述若所述时钟信号的个数M不等于S*N，则对所述频率信号或所述时钟 信号进行处理包括：
[0030] 若所述时钟信号的个数M小于S*N，则对所述频率信号进行处理；
[0031] 在本发明实施例中，若所述时钟信号的个数M小于S*N，则所述频率信号的频率过 高，对所述频率信号进行分频处理，统计分频后的所述频率信号的一个周期内所述时钟信 号的个数，将该个数作为编码值，使编码值保持在合理的范围内。
[0032] 若所述时钟信号的个数M大于S*N，则对所述时钟信号进行处理。
[0033] 在本发明实施例中，若所述时钟信号的个数M大于S*N，则所述频率信号的频率过 低，对所述时钟信号进行分频处理，统计所述频率信号的一个周期内分频后的所述时钟信 号的个数，将该个数作为编码值，使编码值保持在合理的范围内。
[0034] 进一步的，所述对所述频率信号巧巧々h理包括：
[0035] 将所述频率信号输入分频系数为
的分频器，进行分频处理。
[0036] 进一步，所述对所述时钟信号进行处理包括：
[0037] 将所述时钟信号输入分频系数式
的分频器，进行分频处理。
[0038] 本发明实施例通过统计在频率信号的N个周期内时钟信号的个数M，若时钟信号的 个数M小于S*N，则对频率信号进行分频处理，统计处理后的频率信号的一个周期内时钟信 号的个数，将该个数作为编码值;若时钟信号的个数M大于S*N，则对时钟信号进行分频处 理，统计频率信号的一个周期内处理后的时钟信号的个数，将该个数作为编码值，使编码值 保持在合理的范围内，从而提高了编码精度，降低了资源和时间的消耗。
[0039] 实施例二:
[0040] 图2示出了本发明实施例二提供的自适应频率编码装置的组成示意图，为了便于 说明，仅示出了与本发明实施例相关的部分，详述如下：
[0041 ]检测模块21，用于通过时钟信号对频率信号进行边沿检测，W获得所述频率信号 的周期；
[0042] 在本发明实施例中，所述频率信号为周期性的方波信号，所述边沿检测包括但不 限于上升沿检测和下降沿检测。
[0043] 在本发明实施例中，将所述频率信号输入FPGA中，采用FPGA时钟管理模块输出的 所述时钟信号对所述频率信号进行上升沿检测或下降沿检测，W获得所述频率信号的周 期，所述频率信号的周期为两个相邻上升沿或两个相邻下降沿之间所经历的时间。
[0044] 统计模块22,用于统计在所述频率信号的N个周期内所述时钟信号的个数M，其中 M、N为大于零的整数；
[0045] 处理模块23,用于若所述时钟信号的个数M不等于S*N，则对所述频率信号进行处 理，统计处理后的所述频率信号的一个周期内所述时钟信号的个数，将该个数作为编码值； 或者对所述时钟信号进行处理，统计所述频率信号的一个周期内处理后的所述时钟信号的 个数，将该个数作为编码值，其中，S为大于1的整数。
[0046] 在本发明实施例中，根据奈奎斯特采样定理，当所述时钟信号的频率为所述频率 信号的频率的2倍W上时才能完整的保留所述频率信号中的信息，即在所述频率信号的N个 周期内至少包括2*N个所述时钟信号时才能使编码值保持在合理的范围内。
[0047] 较佳的，S的取值范围为5~10。
[004引进一步，所述处理模块23还用于：
[0049]若所述时钟信号的个数M等于S*N，则统计在所述频率信号的一个周期内所述时钟 信号的个数，并将所述时钟信号的个数作为编码值。
[(K)加]进一步，所述处理模块23包括：
[0051] 第一处理单元231，用于若所述时钟信号的个数M小于S*N，则对所述频率信号进行 处理；
[0052] 在本发明实施例中，若所述时钟信号的个数M小于S*N，则所述频率信号的频率过 高，对所述频率信号进行分频处理，统计分频后的所述频率信号的一个周期内所述时钟信 号的个数，将该个数作为编码值，使编码值保持在合理的范围内。
[0053] 第二处理单元232,用于若所述时钟信号的个数M大于S*N，则对所述时钟信号进行 处理。
[0054] 在本发明实施例中，若所述时钟信号的个数M大于S*N，则所述频率信号的频率过 低，对所述时钟信号进行分频处理，统计所述频率信号的一个周期内分频后的所述时钟信 号的个数，将该个数作为编码值，使编码值保持在合理的范围内。
[0化日]进一步，所述第一处理单元231具化田于：
[0化6]将所述频率信号输入分频系数为 的分频器，进行分频处理。
[0057]进一步的，所述第二处理单元232具体用于：
[0化引将所述时钟信号输入分频系数为
的分频器，进行分频处理。
[0059] 本发明实施例提供的自适应频率编码装置可W使用在前述对应的方法实施例一 中，详情参见上述实施例一的描述，在此不再寶述。
[0060] 所述领域的技术人员可W清楚地了解到，为描述的方便和简洁，仅W上述各功能 模块或单元的划分进行举例说明，实际应用中，可W根据需要而将上述功能分配由不同的 功能模块或单元完成，即所述装置的内部结构划分成不同的功能模块或单元，上述功能模 块或单元既可W采用硬件的形式实现，也可W采用软件的形式实现。另外，各功能模块或单 元的具体名称也只是为了便于相互区别，并不用于限制本申请的保护范围。
[0061] 综上所述，本发明实施例通过统计在频率信号的N个周期内时钟信号的个数M，若 时钟信号的个数M小于S*N，则对频率信号进行分频处理，统计处理后的频率信号的一个周 期内时钟信号的个数，将该个数作为编码值;若时钟信号的个数M大于S*N，则对时钟信号进 行分频处理，统计频率信号的一个周期内处理后的时钟信号的个数，将该个数作为编码值， 使编码值保持在合理的范围内，从而提高了编码精度，降低了资源和时间的消耗。
[0062] 本领域普通技术人员还可W理解，实现上述实施例方法中的全部或部分步骤是可 W通过程序来指令相关的硬件来完成，所述的程序可W在存储于一计算机可读取存储介质 中，所述的存储介质，包括R0M/RAM、磁盘、光盘等。
[0063] W上所述仅为本发明的较佳实施例而已，并不用W限制本发明，凡在本发明的精 神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1. 一种自适应频率编码方法，其特征在于，所述方法包括： 通过时钟信号对频率信号进行边沿检测，以获得所述频率信号的周期； 统计在所述频率信号的N个周期内所述时钟信号的个数M，其中M、N为大于零的整数； 若所述时钟信号的个数Μ不等于S*N，则对所述频率信号进行处理，统计处理后的所述 频率信号的一个周期内所述时钟信号的个数，将该个数作为编码值;或者对所述时钟信号 进行处理，统计所述频率信号的一个周期内处理后的所述时钟信号的个数，将该个数作为 编码值，其中，S为大于1的整数。2. 根据权利要求1所述的方法，其特征在于，所述方法还包括： 若所述时钟信号的个数Μ等于S*N，则统计在所述频率信号的一个周期内所述时钟信号 的个数，并将所述时钟信号的个数作为编码值。3. 根据权利要求1所述的方法，其特征在于，所述若所述时钟信号的个数Μ不等于S*N， 则对所述频率信号或所述时钟信号进行处理包括： 若所述时钟信号的个数Μ小于S*N，则对所述频率信号进行处理； 若所述时钟信号的个数Μ大于S*N，则对所述时钟信号进行处理。4. 根据权利要求3所述的方法，其特征在于，所述对所述频率信号进行处理包括：5. 根据权利要求3所述的方法，其特征在于，所述对所述时钟信号进行处理包括：6. -种自适应频率编码装置，其特征在于，所述装置包括： 检测模块、统计模块以及处理模块； 所述检测模块，用于通过时钟信号对频率信号进行边沿检测，以获得所述频率信号的 周期； 所述统计模块，用于统计在所述频率信号的N个周期内所述时钟信号的个数M，其中M、N 为大于零的整数； 所述处理模块，用于若所述时钟信号的个数Μ不等于S*N，则对所述频率信号进行处理， 统计处理后的所述频率信号的一个周期内所述时钟信号的个数，将该个数作为编码值;或 者对所述时钟信号进行处理，统计所述频率信号的一个周期内处理后的所述时钟信号的个 数，将该个数作为编码值，其中，S为大于1的整数。7. 根据权利要求6所述的装置，其特征在于，所述处理模块还用于： 若所述时钟信号的个数Μ等于S*N，则统计在所述频率信号的一个周期内所述时钟信号 的个数，并将所述时钟信号的个数作为编码值。8. 根据权利要求6所述的装置，其特征在于，所述处理模块包括： 第一处理单元，用于若所述时钟信号的个数Μ小于S*N，则对所述频率信号进行处理； 第二处理单元，用于若所述时钟信号的个数Μ大于S*N，则对所述时钟信号进行处理。9. 根据权利要求8所述的装置，其特征在于，所述第一处理单元具体用于：10.根据权利要求8所述的装置，其特征在于，所述第二处理单元具体用于：
【文档编号】H03M5/10GK105827248SQ201610142837
【公开日】2016年8月3日
【申请日】2016年3月14日
【发明人】董扬辉
【申请人】深圳怡化电脑股份有限公司, 深圳市怡化时代科技有限公司, 深圳市怡化金融智能研究院