恒压电路及振荡装置的制造方法
【专利摘要】恒压电路及振荡装置，恒压电路在低电源电压时检测漏电流而输出稳定的电源电压等级的电压，石英振荡电路使用了该恒压电路。在恒压电路中具备漏电流检测电路，该漏电流检测电路具有将栅极和源极接地的漏电流监测用PMOS晶体管，即使是恒压电源，在检测到漏电流的情况下，也能够对恒压电路的输出晶体管的栅极施加足以使其导通的电压。
【专利说明】
恒压电路及振荡装置
技术领域
[0001]本发明涉及具备石英振荡电路的振荡装置，更详细而言，涉及能够在低电源电压时检测漏电流并输出稳定的电源电压等级的电压的恒压电路。
【背景技术】
[0002]图5是广泛应用于钟表或电子设备等的以往的振荡装置100的结构图。以往的振荡装置100具备:根据输入电压而生成恒定的输出电压VREG的恒压电路10;以及通过所生成的十旦压VREG使石英振子XTAL振荡的石英振荡电路20。另外，在该振荡装置100中，设VDD为接地电位，设VSS为电源电压。
[0003]在振荡装置100中，为了抑制消耗电流，极力减小用于驱动石英振荡电路20的电压是很重要的。因此，设置有即使在某个恒定的电源电压以上也输出恒定的恒压VREG的恒压电路10。另一方面，石英振荡电路20具有由石英振子XTAL的振荡特性、振荡逆变器、负载电容等确定的振荡停止电压VD0S。因此，在恒压电路10中，需要使恒压VREG的绝对值| VREG |比振荡停止电压的绝对值IVDOS I高。
[0004]图6是示出以往的振荡装置100的恒压电路10的电路图。恒压电路10具备基准电压电路101、差动放大电路102以及输出电路103。
[0005 ] 在基准电压电路1I中，恒流IREF从恒流源耗尽型NMOS晶体管MD I流向PMOS晶体管MPl，生成基准电压VREF。在差动放大电路102中，向反相输入端子输入基准电压VREF，向同相输入端子输入反馈电压FB。差动放大电路102对与输出端子N02连接的输出晶体管MN5的栅极电压进行控制，使得基准电压VREF与反馈电压FB相等。因此，恒压电路10的恒压输出的绝对值I VREG I是将基准电压的绝对值IVREF |和匪OS晶体管MN6的栅源间电压Vgs相加而得到的电压。
[0006]以往的恒压电路1的输出电压VREG在低电源电压时通过向输出晶体管丽5的栅极传递接地电位VDD电压等级的电压而变得与电源电压VSS相等(例如，参照专利文献I)。
[0007]专利文献I:日本特开2001-312320号公报
[0008]但是，在由于高温时或制造偏差而导致MOS晶体管的阈值电压低于规定值的情况下，若MOS晶体管的漏电流增大，则PMOS晶体管MPl的漏极与源极之间的电压Vds变小，从而无法确保PMOS晶体管MP3的栅源间电压Vgs。而且，当无法将接地电位VDD充分地传递给输出晶体管M N 5的栅极的情况下，或者当由于在NM O S晶体管M N 3中流过漏电流而导致接地电位VDD无法充分地传递给输出晶体管MN5的栅极的情况下，无法确保输出晶体管MN5的栅源间电压Vgs，从而输出晶体管丽5截止。因此，恒压的绝对值I VREG I与电源电压的绝对值I VSS的关系没有成为I VREG I = I VSS I，而成为I VREG | < | VSS |，若| VREG |低于振荡停止电压的绝对值IVDOS I，则石英振荡电路20无法进行动作。
【发明内容】
[0009]本发明是鉴于上述课题而完成的，其目的在于提供不受漏电流的影响，在低电源电压时能够输出稳定的电源电压等级的电压的恒压电路及使用了该恒压电路的石英振荡电路。
[0010]在本发明中，为了解决上述课题，使恒压电路采取以下那样的结构。
[0011]恒压电路具备:输入基准电压和反馈电压的差动放大电路;根据差动放大电路的输出电压而向恒压电路的输出端子输出恒压的输出晶体管；以及检测晶体管的漏电流的漏电流检测电路，该恒压电路构成为，漏电流检测电路在检测到漏电流超过规定值时，增大输出晶体管的栅源间电压。
[0012]在本发明中，根据恒压电路，在晶体管的漏电流超过规定值的情况下，漏电流检测电路通过对输出晶体管的栅极施加使其导通所需的充分的电压而能够输出稳定的电源电压等级的电压。特别地，在以为了减少消耗电流而使恒压输出变小为目的，使MOS晶体管的阈值电压下降的处理中，或者在为了使IC的芯片面积变小而使MOS晶体管的沟道长度变短的振荡电路中是有效的。
【附图说明】
[0013]图1是示出第一实施方式的恒压电路的电路图。
[0014]图2是示出第一实施方式的漏电流检测电路的电路图。
[0015]图3是示出第二实施方式的恒压电路的内部结构的电路图。
[0016]图4是示出第二实施方式的漏电流检测电路的电路图。
[0017]图5是示出使用了本发明的恒压电路的振荡装置的概略图。
[0018]图6是示出以往的振荡装置的恒压电路的电路图。
[0019]标号说明
[0020]100:振汤装置；10:丨旦压电路;20:石英振汤电路;30、40:漏电流检测电路；101:基准电压电路；102:差动放大电路；103:输出电路。
【具体实施方式】
[0021]图1是示出第一实施方式的恒压电路10的电路图。恒压电路10具备基准电压电路101、差动放大电路102、输出电路103以及漏电流检测电路30。
[0022 ] 基准电压电路1I由耗尽型匪OS晶体管MD I和匪OS晶体管丽I和MN2以及PMOS晶体管MPI构成。耗尽型匪OS晶体管MD I作为恒流源而进行动作。匪OS晶体管丽I和匪OS晶体管MN2被电流镜像(current mirror)连接，从而在NMOS晶体管MN2也流过恒流IREF。在PMOS晶体管MPl中，栅极与漏极连接，源极接地。因此，在基准电压电路101中，恒流IREF从恒流源耗尽型NMOS晶体管MD I流向PMOS晶体管MPI，生成基准电压VREF。
[0023 ] 差动放大电路1 2由PMOS晶体管MP2、构成差动对的PMOS晶体管MP3和MP4以及构成电流镜的WOS晶体管丽3和MN4构成。恒流IREF在与PMOS晶体管MPI构成电流镜的PMOS晶体管MP2中流过，成为工作电流。
[0024]输出电路1 3由PMOS晶体管MP5以及输出晶体管丽5和丽6构成。在输出晶体管丽5中，栅极与作为差动放大电路102的输出N03的PMOS晶体管MP3的漏极连接，源极与电源电压VSS连接，漏极与恒压电路10的输出VREG连接。在匪OS晶体管MN6中，栅极与自身的漏极连接而向作为差动放大电路102的同相输入端子的PMOS晶体管MP4输入，源极与恒压电路10的输出VREG连接。PMOS晶体管MP5的栅极与PMOS晶体管MPl的栅极及漏极连接，源极接地。在与PMOS晶体管MPI构成电流镜的PMOS晶体管MP5中流过恒流IREF。
[0025]向作为差动放大电路102的差动对的反相输入端子的PMOS晶体管MP3的栅极输入基准电压VREF，向作为同相输入端子的PMOS晶体管MP4的栅极输入PMOS晶体管MP5的漏极电压，即输入反馈电压FB。由于差动放大电路102的输出N03被输入到输出晶体管丽5的栅极，因此，对输出晶体管MN5的栅极电位N03进行控制，使得基准电压VREF与反馈电压FB最终相等。因此，恒压电路1的恒压输出的绝对值I VREG I成为将基准电压的绝对值I VREF |和匪OS晶体管丽6的栅源间电压Vgs相加而得到的电压。即，通过I VREG I = I VREF | +Vgs = a | Vtp | +βVtn来表示。Vtp表示PMOS晶体管的阈值电压，Vtn表示NMOS晶体管的阈值电压，α、β表示规定的常数。另一方面，在不流过漏电流的通常状态下的低电源电压时，PMOS晶体管ΜΡ2和MP3能够充分确保栅源间电压Vgs而导通，由此，输出晶体管ΜΝ5的栅极电位成为接地电位VDD，由于能够确保输出晶体管ΜΝ5的栅源间电压Vgs而输出晶体管ΜΝ5能够导通，因此，IvregI =
vss| ο
[0026]漏电流检测电路30连接于基准电压VREF与差动放大电路102的输出Ν03之间。图2是示出漏电流检测电路30的电路图。
[0027]漏电流检测电路30由漏电流监测用PMOS晶体管MPLl、PM0S晶体管ΜΡ6、ΜΡ7和ΜΡ8以及NMOS晶体管丽7和丽8构成。在漏电流监视器监测用PMOS晶体管MPLl中，栅极和源极接地，漏极与PMOS晶体管ΜΡ8的源极连接。在PMOS晶体管ΜΡ8中，栅极与基准电压VREF连接，漏极与NMOS晶体管ΜΝ8的漏极连接。在NMOS晶体管ΜΝ8中，栅极与基准电压VREF连接，源极与电源电压VSS连接。在PMOS晶体管ΜΡ7中，栅极与基准电压VREF连接，源极接地，漏极与NMOS晶体管丽7的漏极连接。在NMOS晶体管丽7中，栅极与PMOS晶体管ΜΡ8及NMOS晶体管丽8的漏极连接，源极与电源电压VSS连接。在PMOS晶体管ΜΡ6中，栅极与PMOS晶体管ΜΡ7及匪OS晶体管丽7的漏极连接，源极接地，漏极与恒压电路10的输出晶体管ΜΝ5的栅极Ν03连接。
[0028]对第一实施方式的振荡装置100的恒压电路10的动作进行说明。
[0029]漏电流检测电路30的漏电流监测用PMOS晶体管MPLl由于栅极和源极接地，因此始终截止。此外，漏电流监测用PMOS晶体管MPLI按照规定的漏电流量来适当调整元件尺寸。规定的漏电流量是指如下条件:在高温下的工作环境下或由于制造偏差而使MOS晶体管的阈值电压低于规定值的情况下，在低电源电压时，恒压电路10的PMOS晶体管MPl的漏极与源极之间的电压Vds变小，无法确保PMOS晶体管MP3的栅源间电压Vgs。
[0030]在超过规定的漏电流的情况下，在漏电流监测用PMOS晶体管MPLl中流过漏电流。在PMOS晶体管ΜΡ8中，由于栅极电位是基准电压VREF，因此，通过在漏电流监测用PMOS晶体管MPLl中流过漏电流，能够流过漏电流或恒流IREF中的较低一方的电流。
[0031]另一方面，在匪OS晶体管丽8中与在PMOS晶体管ΜΡ8中同样地，栅极电位为基准电压VREF，源极电位为电源电压VSS。即，由于PMOS晶体管ΜΡ8和匪OS晶体管丽8均导通，因此，电流驱动能力高的一侧的晶体管较强，向下一级的NMOS晶体管ΜΝ7的栅极进行传递。在低电源电压时，由于难以充分确保NMOS晶体管丽8的栅源间电压Vgs，因此，PMOS晶体管ΜΡ8的电流驱动能力较强，向下一级的NMOS晶体管ΜΝ7的栅极传递接地电位VDD。
[0032]另一方面，在PMOS晶体管ΜΡ7中，由于栅极电位为基准电压VREF，源极电位为接地电位VDD，因此，流过恒流IREF。即，PMOS晶体管ΜΡ7和匪OS晶体管丽7均导通，但在低电源电压时，对元件尺寸进行调整，使得匪OS晶体管丽7比PMOS晶体管MP7的电流驱动能力高，由此，向下一级的PMOS晶体管MP6的栅极传递电源电压VSS。
[0033]因此，当在低电源电压时超过规定的漏电流的情况下，PMOS晶体管MP6导通，输出晶体管丽5的栅极电位N03为接地电位VDD，由于能够确保输出晶体管MN5的栅源间电压Vgs而能够使其导通，因此，VREG I = IVSS I ο
[0034]在不流过规定的漏电流的情况下，由于漏电流监测用PMOS晶体管MPLl截止，因此，即使PMOS晶体管MP8导通，也无法使电流流过。在匪OS晶体管MN8中，由于源极电位为电源电压VSS，因此，通过导通而向下一级的NMOS晶体管丽7的栅极传递电源电压VSS。接下来，NMOS晶体管MN7由于栅极电位为电源电压VSS而截止。PMOS晶体管MP7由于栅极电位为基准电压VREF，源极电位为接地电位VDD，所以导通，因此向下一级的PMOS晶体管MP6的栅极电位传递接地电位VDD。
[0035]因此，在不流过规定的漏电流的情况下，PMOS晶体管MP6截止，漏电流检测电路30不工作，完全不对恒压电路10的动作造成影响。此外，在漏电流检测电路30中，由于在不工作时没有流过电流的路径，因此，实现了本发明的恒压电路10的消耗电流相比于以往的恒压电路10完全没有增加。
[0036]接下来，对本发明的第二实施方式的恒压电路10进行说明。
[0037]图3是示出第二实施方式的恒压电路10的电路图。恒压电路10具备基准电压电路101、差动放大电路102、输出电路103以及漏电流检测电路40。
[0038]漏电流检测电路40连接于构成恒流源的耗尽型NMOS晶体管MDl的源极电位即基准电压NO I与差动放大电路102的输出N03之间。图4是示出漏电流检测电路40的电路图。
[0039 ] 漏电流检测电路40由漏电流监测用NMOS晶体管MNL1、PMOS晶体管MP12、MP9、MP1、MPlI以及NMOS晶体管MN9,MNlO、MN11构成。在漏电流监测用NMOS晶体管MNLl中，栅极和源极与电源电压VSS连接，漏极与匪OS晶体管丽11的源极连接。在匪OS晶体管丽11中，栅极与基准电压NOl连接，漏极与PMOS晶体管MPlI的漏极连接。在PMOS晶体管MPl I中，栅极与基准电压NO I连接，源极接地。在NMOS晶体管MNl O中，栅极与基准电压NO I连接，源极与电源电压VSS连接，漏极与PMOS晶体管MPlO的漏极连接。在PMOS晶体管MPlO中，栅极与PMOS晶体管MPll及匪OS晶体管MNl I的漏极连接，源极接地。在匪OS晶体管MN9中，栅极与PMOS晶体管MPlO及NMOS晶体管MNlO的漏极连接，源极与电源电压VSS连接，漏极与PMOS晶体管MP9的漏极连接。在PMOS晶体管MP9中，栅极与PMOS晶体管MPlO及匪OS晶体管MNlO的漏极连接，源极接地。在PMOS晶体管MP12中，栅极与PMOS晶体管MP9及NMOS晶体管MN9的漏极连接，源极接地，漏极与恒压电路1的输出晶体管MN5的栅极N03连接。
[0040]对第二实施方式的振荡装置100的恒压电路10的动作进行说明。
[0041 ] 漏电流检测电路40的漏电流监测用匪OS晶体管MNLl由于栅极和源极与电源电压VSS连接，因此始终截止。此外，漏电流监测用匪OS晶体管MNLl按照规定的漏电流量对元件尺寸进行适当调整。规定的漏电流量是指如下条件:在高温下的工作环境下或由于制造偏差而导致MOS晶体管的阈值电压低于规定值的情况下，在低电源电压时，在恒压电路10的NMOS晶体管MN3中流过漏电流，由此，输出晶体管MN5的栅极电位被拉向电源电压VSS侧。
[0042]在超过规定的漏电流的情况下，在漏电流监测用匪OS晶体管丽LI中流过漏电流。在匪OS晶体管MNl I中，由于栅极电位为基准电压NO I，因此，在漏电流监测用匪OS晶体管MNLl中流过漏电流，由此，能够流过漏电流或恒流IREF中的较低一方的电流。
[0043]另一方面，在PMOS晶体管MPl I中与在NMOS晶体管丽11中同样地，栅极电位为基准电压NO I，源极电位为接地电位VDD。即，由于匪OS晶体管MNl I和PMOS晶体管MP11均导通，因此，电流驱动能力高的一侧的晶体管较强，向下一级的PMOS晶体管MP1的栅极进行传递。在低电源电压时，由于难以充分确保PMOS晶体管MPll的栅源间电压Vgs，因此，匪OS晶体管MNl I的电流驱动能力较强，向下一级的PMOS晶体管MP1的栅极传递电源电压VSS。
[0044]另一方面，在匪OS晶体管MNlO中，由于栅极电位为基准电压NO I，源极电位为电源电压VSS，因此流过恒流IREF。即，NMOS晶体管丽10和PMOS晶体管MPlO均导通，但在低电源电压时，对元件尺寸进行调整，使得PMOS晶体管MPlO比NMOS晶体管MNlO的电流驱动能力高，由此，向下一级的PMOS晶体管MP9和NMOS晶体管丽9的栅极电位传递接地电位VDD。而且，由于NMOS晶体管MN9导通，因此，向下一级的PMOS晶体管MP12的栅极电位传递电源电压VSS。
[0045]因此，在低电源电压时，在超过规定的漏电流的情况下，PMO S晶体管M P12导通，输出晶体管MN5的栅极电位N03成为接地电位VDD，由于能够确保输出晶体管MN5的栅源间电压Vgs而能够使其导通，因此，VREG I = IVSS I ο
[0046]在不流过规定的漏电流的情况下，由于漏电流监测用NMOS晶体管MNLl截止，因此，即使NMOS晶体管丽11导通，也无法使电流流过。在PMOS晶体管MPl I中，由于源极电位为接地电位VDD，因此，通过导通而向下一级的PMOS晶体管MP1的栅极电位传递接地电位VDD。接下来，PMOS晶体管MP1由于栅极电位为接地电位VDD，因此截止。NMOS晶体管丽1由于栅极电位为基准电压NOl，源极电位为电源电压VSS，所以导通，因此向下一级的PMOS晶体管MP9和NMOS晶体管MN9的栅极电位传递电源电压VSS。而且，PMOS晶体管MP9由于导通，因此，向下一级的PMOS晶体管MP12的栅极电位传递接地电位VDD。
[0047]因此，在不流过规定的漏电流的情况下，PMOS晶体管MP12截止，漏电流检测电路40不工作，完全不对恒压电路10的动作造成影响。此外，在漏电流检测电路40中，由于在不工作时没有流过电流的路径，因此，实现了本发明的恒压电路10的消耗电流相比于以往的恒压电路10完全没有增加。
[0048]以上，对本发明的实施方式进行了说明，但本发明不限于这些实施方式或振荡装置，能够在不脱离其主旨的范围内进行各种方式的实施。
【主权项】
1.一种恒压电路，其输出用于驱动具备石英振荡电路的振荡装置的恒压，该恒压电路的特征在于， 所述恒压电路具备: 基准电压电路，其根据恒流源的镜像电流而输出基准电压； 差动放大电路，其输入所述基准电压和基于所述恒压的反馈电压； 输出晶体管，其根据所述差动放大电路的输出电压而向所述丨旦压电路的输出端子输出所述恒压；以及 漏电流检测电路，其设于所述基准电压电路的输出端子与所述输出晶体管的栅极之间，根据所述基准电压来检测晶体管的漏电流， 所述漏电流检测电路在检测到所述漏电流超过规定值时，增大所述输出晶体管的栅源间电压。2.根据权利要求1所述的恒压电路，其特征在于， 所述漏电流检测电路具有漏电流监测用PMOS晶体管、第一 PMOS晶体管、第一匪OS晶体管、第二 PMOS晶体管、第二 NMOS晶体管以及第三PMOS晶体管， 所述漏电流监测用PMOS晶体管的栅极和源极接地，漏极与所述第一 PMOS晶体管的源极连接， 所述第一 PMOS晶体管的栅极与所述基准电压的输出连接，漏极与所述第一 NMOS晶体管的漏极连接， 所述第一 NMOS晶体管的栅极与所述基准电压的输出连接，源极与电源电压连接， 所述第二 PMOS晶体管的栅极与所述基准电压的输出连接，源极接地，漏极与所述第二NMOS晶体管的漏极连接， 所述第二匪OS晶体管的栅极与所述第一 PMOS晶体管及所述第一匪OS晶体管的漏极连接，源极与电源电压连接， 所述第三PMOS晶体管的栅极与所述第二 PMOS晶体管及所述第二匪OS晶体管的漏极连接，源极接地，漏极与所述输出晶体管的栅极连接。3.—种恒压电路，其输出用于驱动具备石英振荡电路的振荡装置的恒压，该恒压电路的特征在于， 所述恒压电路具备: 基准电压电路，其根据恒流源的镜像电流而输出基准电压； 差动放大电路，其输入所述基准电压和基于所述恒压的反馈电压； 输出晶体管，其根据所述差动放大电路的输出电压而向所述丨旦压电路的输出端子输出所述恒压；以及 漏电流检测电路，其设于所述恒流源的输出端子与所述输出晶体管的栅极之间，根据所述恒流源的输出端子的电压来检测晶体管的漏电流， 所述漏电流检测电路在检测到所述漏电流超过规定值时，增大所述输出晶体管的栅源间电压。4.根据权利要求3所述的恒压电路，其特征在于， 所述漏电流检测电路具有漏电流监测用匪OS晶体管、第三匪OS晶体管、第四PMOS晶体管、第四WOS晶体管、第五PMOS晶体管、第五匪OS晶体管、第六PMOS晶体管以及第七PMOS晶体管， 所述漏电流监测用NMOS晶体管的栅极和源极与电源电压连接，漏极与所述第三NMOS晶体管的源极连接， 所述第三NMOS晶体管的栅极与所述恒流源的源极连接，漏极与所述第四PMOS晶体管的漏极连接， 所述第四PMOS晶体管的栅极与所述恒流源的源极连接，源极接地， 所述第四NMOS晶体管的栅极与所述恒流源的源极连接，源极与电源电压连接，漏极与所述第五PMOS晶体管的漏极连接， 所述第五PMOS晶体管的栅极与所述第三匪OS晶体管及所述第四PMOS晶体管的漏极连接，源极接地， 所述第五匪OS晶体管的栅极与所述第四匪OS晶体管及所述第五PMOS晶体管的漏极连接，源极与电源电压连接，漏极与所述第六PMOS晶体管的漏极连接， 所述第六PMOS晶体管的栅极与所述第四NMOS晶体管及所述第五PMOS晶体管的漏极连接，源极接地， 所述第七PMOS晶体管的栅极与所述第五匪OS晶体管及所述第六PMOS晶体管的漏极连接，源极接地，漏极与所述输出晶体管的栅极连接。5.一种振荡装置，其特征在于， 该振荡装置具备: 权利要求1?4中的任意一项所述的恒压电路；以及 振荡电路，其利用所述恒压电路的电压而被驱动。
【文档编号】H03H9/19GK105871354SQ201610076255
【公开日】2016年8月17日
【申请日】2016年2月3日
【发明人】村田正哉, 见谷真, 渡边考太郎
【申请人】精工半导体有限公司