用于时钟振荡器温度系数修整的方法和设备的制造方法
【专利摘要】提供用于适配为接收输入参考电流的温度?补偿的振荡器的设备和方法。设备和方法包括或提供适配为基于温度信息调整输入参考电流的温度系数控制电路，其中温度系数控制电路在第一信号节点处接收对应于温度信息的第一信号，并且在第二信号节点处接收对应于修整的偏置信号的第二信号。
【专利说明】
用于时钟振荡器温度系数修整的方法和设备
技术领域
[0001 ]以下主要属于时钟振荡器电路的领域。
【背景技术】
[0002]电荷栗使用切换处理来提供大于或小于其DC输入电压的DC输出电压。一般来说，电荷栗将使电容器耦合到输入和输出之间的开关。在一个时钟的半周期即充电半周期期间，电容器并行地耦接到输入以便充电到输入电压。在第二时钟周期即转移半周期期间，充电的电容器与输入电压串行耦合以便提供两倍于输入电压电平的输出电压。该过程在图1A和Ib中示出。在图1a中，电容器5与输入电压Vin并行布置以示出充电半周期。在图1b中，充电的电容器5与输入电压串行布置以示出转移半周期。如在图1b中所看到的，充电的电容器5的正端子因此相对于地将为2*VIN。
[0003]电荷栗被用在许多情景中。例如，它们被用作在闪速和其它非易失性存储器上的外围电路以从较低的电源电压产生许多所需要的操作电压，诸如编程或擦除电压。现有技术中已知多种电荷栗设计，诸如传统的迪克森型(Dickson-type)栗。但是，在对电荷栗普遍信赖的情况下，存在对栗设计的改善的持续的需求，特别是关于试图节省电流消耗。
【发明内容】
[0004]形成在集成电路上的时钟产生电路包括:振荡器，连接以接收内部参考电压并且从该内部参考电压产生时钟信号，其中所述时钟信号的频率取决于参考电压的水平；以及内部参考电压产生电路。内部参考电压产生电路包括:可变电阻元件，连接在电源水平和内部节点之间，其中所述内部参考电压取自所述内部节点。内部参考电压产生电路还包括:可变电流源，连接在所述内部节点和第一电压水平节点之间并且连接以接收温度码，其中流过在所述内部节点和所述第一电压水平节点之间的可变电流源的电流量取决于所述温度码。
[0005]本发明的各个方面、优点、特征和实施例被包括在其示例性示例的下述说明中，该说明应结合附图来考虑。本文所引用的所有的专利、专利申请、文章、其它公开物、文件和事物的整体通过引用结合于此用于所有的目的。至于在任何所结合的公开物、文件和事物与本申请之间在术语的定义或使用中的任何不一致和矛盾，应以本申请的为准。
【附图说明】
[0006]可以通过查看附图而更好地理解各种方面和特征，附图中:
[0007]图1a是在一般的电荷栗中的充电半周期的简化电路图；
[0008]图1b是在一般的电荷栗中的转移半周期的简化电路图；
[0009]图2示出了用于各种负载水平的电荷栗系统的功率效率；
[0010]图3是用于调节的电荷栗的顶级框图；
[0011]图4A-D关注使用固定的栗时钟值的电荷栗的调节；
[0012]图5A-E关注使用可以由调节电路基于来自栗的输出的反馈不断变化的栗时钟值的电荷栗的调节；以及
[0013]图6A和6B分别更加详细地关注图4A和5A的时钟产生块。
[0014]图6C是图6B的更加详细的版本。
[0015]图7关注类似于以上关于图6A所述的用于产生时钟信号的示例。
[0016]图8A和8B关注在这里的示例性实施例中的锁相环(PLL)和一些基本部件。
[0017]图9A和9B关注相位/频率检测器(PFD)功能。
[0018]图10示出了用于产生两个额外的时钟的示例性实施例。
[0019]图11示出了一个最大参考VCO实施例。
[0020]图12A示出了用于参考PLL时钟的VCTRL_REF扫频(sweep)并且图12B示出了当VCTRL_REF被设置到50ns或20MHz时，改变VCTRL_X将进一步调整(减慢)输出时钟频率。
[0021]图13提供Icc比较。
[0022]图14示出了最小参考VCO实施例。
[0023]图15-17呈现了在图11的最大参考VCO实施例上的一些变化。
[0024]图18是未补偿的振荡器电路的示例。
[0025]图19示出了图18的电路的时段的温度行为。
[0026]图20是图18的电路的温度补偿的版本的示例性实施例。
[0027]图21示出了图20的电路的温度行为和修整。
[0028]图22是图18的电路的温度补偿的版本的替换实施例。
[0029]图23示出了图22的电路的温度行为和修整。
【具体实施方式】
[0030]电荷栗通常在低效区域操作。为了维持小的波动，幅度控制可以被用于将电荷栗的驱动能力(drivability)与其负载匹配;并且处理最差情况的负载条件，电荷栗通常操作在低效区域中，在该低效区域中，栗的完全强度驱动能力与其负载极大地失配。诸如电荷栗的DC-DC转换器通常针对功率效率被优化用于供应大的负载电流。例如，在非易失性存储器系统上，该要求主要与到所需的充电字线的AC电容电流有关。在电容负载被充电并且由于泄露负载电流减少到仅所需要的之后，如同在用于维持字线电压的调节期间的情况那样，系统的效率可能下降到极低的水平，在一些应用中小于1%。尽管性能要求是基于充电时段，但是系统通常将更大量时间地在调节之下操作。为了改善整体功率效率，调节期间的功率效率需要改善，因为其占据了总操作时间的极大的量。
[0031]图2示出了电荷栗系统对于各种负载水平的效率。如所示，DC-DC转换器针对功率效率被优化以用于某些大的负载电流水平IAC，其主要涉及栗的主要任务，诸如到该存储器电路示例中的充电字线的AC电容电流。一旦该电容被充电，负载电流将降低到泄露电流Iieakage，并且效率显著地下降到甚至可能在1%以下。在该存储器电路示例中，Iieakage是在维持字线电压的调节期间所需要的水平。为了改善系统的整体功率效率，可以改善在调节期间的功率效率，因为占据了总操作时间的极大的量。
[0032]以下呈现了用于将栗的输出维持在目标值以及栗强度处、同时可以通过用全电位时钟扫频(sweep)动态地调整时钟频率以将栗的驱动强度与其DC负载匹配来节约功率的技术。电荷栗的常见应用是在非易失性存储器电路中，比如NAND闪速或3D型的那些，这些非易失性存储器电路通常被集成到其中功率消耗是性能的关键特征之一的数字移动装置中。在实际存储器阵列之外，产生用于外围电路的电源电压的电荷栗是存储器电路上的重要的功率消耗块。以下呈现的栗系统可以帮助将输出维持在目标值和栗强度处，同时通过用全电位时钟扫频动态地调整时钟频率以将栗的驱动强度与负载匹配来节约功率。
[0033]以下主要关注电荷栗系统的调节电路而不是栗自身的细节。例如，栗可以基于迪克森型栗、倍压器、四相位等。各种栗和在其中可以应用以下概念的栗系统的更多细节可以在美国专利申请号14/101，180以及其中引用的参考文献中找到。
[0034]关于调节，图3是使用基于输出电压的调节方案的典型电荷栗的简化顶级框图。如图3中所示，栗201具有时钟信号以及电压Vreg作为输入并且提供输出Vout。时钟产生电路没有在图3中明确地示出，尽管其在一些实施例中可以被认为是电荷栗系统的一部分或者被当作外部输入。高(Vdd)和低(地)连接也没有明确地示出。电压Vreg由调节器203提供，调节器203具有来自外部电压源的参考电压Vref以及输出电压Vout作为输入。调节器块203产生反馈控制信号Vreg，使得可以获得Vout的期望的值。栗部分201可以具有用于电荷栗的任意各种设计，比如在以上引用的各种参考文献中描述的，包括具有交叉耦合元件的电荷加倍型电路以及在下面描述的用于示例性实施例的迪克森型栗。(当包含调节器时，电荷栗通常被用来指栗部分201和调节器203两者，尽管在一些使用中，“电荷栗”仅指栗部分201。在下文中，术语“电荷栗系统”将通常被用于描述栗自身以及任何调节或其它外围元件。)调节器块203通常通过使用分压器电路将Vref与Vout值比较。分压器可以是电阻分压器、电容分压器或一些组合(例如见美国专利号7，554，311)。
[0035]图4A-D更加详细地着眼于调节的电荷栗系统。图4A的框图包括驱动在403处表示的负载的栗401。该栗由来自时钟产生器电路CLKGEN405的通过时钟驱动器供应的时钟信号CLK驱动。时钟驱动器CLKDRV包括被供应在水平VSUP处的缓冲器407，该水平VSUP由晶体管409从VCC水平而来。栗401然后接收幅度VSUP的时钟信号。在该示例中，时钟可以被供应有快(Ix)和慢(2x)时段。驱动器的晶体管409的栅极由调节电路控制，比较器411的输出REG连接到晶体管409的控制栅极。比较器411的输入被连接以接收参考水平REF以及来自栗的输出VOUT的反馈，该栗的输出VOUT的反馈在该示例中取自由Ro 413和仏415形成的电阻分压器的节点。
[0036]关于图4B-D描述图4A的电路的操作。在图4B中，ILOAD是DC负载电流轮廓的示例；快(FAST)是用于以最大驱动强度操作的栗的电流;并且慢(SLOW)是处于最大驱动强度、但是以比来自快(FAST)的时钟频率慢两倍的栗的电流。在图4A的布置中，时钟频率通常通过考虑最差情况负载而预先确定;但是，实践中，由于进入到负载变化中的许多不同的因素，难以确定电路的准确的定时和负载。
[0037]在图4C中，VCC是外部电源水平(supply level) ;VSUP_FAST是调节下的栗时钟的电源水平;并且VSUP_SL0W是以相对于快(FAST)而慢两倍(2x)的时钟频率的调节中的栗时钟的供应。将栗的驱动强度与负载匹配由到时钟供应的电压降而实现，限制了栗的强度。由于电压降，如由VCC和VSUP水平之间的缝隙示出的，这导致极低效率以及功率损失。
[0038]图4D示出了目标栗输出VOUT以及实际的栗输出V0UT_FAST和V0UT_SL0W，其中SLOW值是以相对于FAST慢两倍(2x)的时钟频率的栗输出。在图4D中，V0UT_FAST和V0UT_SL0W两者上升到目标水平，并且大体上停留在那里，除了在最高处，负载电流VOUT_SLOW下降。这反映了因没有选择适当的时钟频率(就是说，在该示例中，通过选择慢(SLOW)而不是快(FAST))，由于栗的强度太弱，VOUT可能超出规范。如果相反选择具有适当的时钟频率(这里，快(FAST))，栗的能力和目标负载可能极大地失配，除了该峰值电流情况，导致大的Icc代价。
[0039]图5A-E示出了帮助降低这种类型的低效性的电荷栗系统的示例性实施例。图5A是电荷栗系统的示意性表示，其中类似的元件与图4A中的那些类似地编号(用于电荷栗的501相对于401等)。在图5A中，调节元件现在被用于控制时钟频率，如所示，比较器COMP 511的输出REG现在被供应到时钟产生器块CLKGEN 505。这导致时钟时段随着调节水平而变化，如在CLKGEN 505的输出以及还有时钟驱动器的时钟驱动器509的输出中示意性示出的。(在该实施例中，REG还被用于控制如在图4A中由缓冲器509提供的VSUP水平，但是这在图5A中的实施例中是可选的。)
[0040]在图5B中，ILOAD仍是DC负载电流轮廓，这与图4b中的示例相同，并且更大的方块的线是对于图5A的布置的栗最大驱动强度。这与负载紧密地匹配，稍强一些。在底部处，在图5E中是时钟栗值CLK，示出了其随着负载的要求如何变化。
[0041 ] 图5C示出了外部电源水平VCC和在调节之下的栗时钟电源水平VSUP的关系。从VCC到VSUP存在相对最小的电压降。栗的驱动强度与DC负载的具有最小电压降的该匹配可以允许效率和功率节约方面的显著改善。
[0042]在图5D中，目标VOUT水平与由图5A的系统提供的水平比较。通过将栗的输出维持在目标值处并且用全电位时钟扫频动态地调整时钟频率，系统可以将栗的驱动强度与DC负载匹配。
[0043]图6A和6B关注可以如何基于用于调节的VOUT水平动态地调整时钟频率的示例性实施例。图6A是对于如在图4A中的CLKGEN块405的示例。在右边是振荡器电路605，其输出频率OSC取决于输入电压水平REF。这里REF被用作到检测器DT的输入，该检测器DT向触发器(flip-flop)SR提供设置/重置信号，触发器SR又将OSC以及第二输入输出到检测器。在该示例中，振荡器是张弛RC振荡器，但是可以使用环形振荡器或者其它电路。为了提供输入电压，二极管连接的晶体管603串联连接在固定的电阻Rf 601与地之间。输入电压REF取自电阻Rf 601和二极管603之间的节点。由于REF是固定的，所以产生的时钟频率OSC是固定的。
[0044 ] 图6B给出了诸如可以用在图5A中的CLKGENi夬50 5的示例。代替固定的REF值，REF由调节电路调整以产生时钟频率来匹配栗的驱动其经历的DC负载的能力。振荡器707仍被取为张弛RC振荡器，但是可以使用环形振荡器或者其它电路。曾用于提供REF的划分器电路现在使用基于来自VOUT的反馈的调节信号REG来确定REF水平，并且从而确定OSC频率。来自REF的节点再次被取为通过二极管连接的晶体管705连接到接地(或者更一般地，连接到低电压水平)。在其它实施例中，可以使用电阻器。在VCC和REF之间，现在包含其值取决于REG的可变电阻。在此，这由PMOS 701实现，该PMOS 701的栅极连接以接收调节信号。在该实施例中，固定的电阻Rf 703与可变元件串联。用于参考，图6C是图6B的更加详细的版本，更详细地，其包括电容和其它元件。(在图6C中，电阻Rf 703,被示出为可变的，指示其或者至少其一部分是可调整的以便于设置电路的RC常数;但是，至于REG值，这仍是固定的值并且不随着调节水平而变化。)例如，其它实施例可以不同地布置供应REF的划分器的元件并且使用其它元件，诸如NMOS而不是PMOS。以此方式，用于栗的时钟频率CLK可以跟踪负载的要求，如图5B-D中所述。
[0045]对于任何变化，上述的布置可以增加功率节约并且减少电荷栗块的电流消耗。通过调整栗时钟频率以调节栗操作，利用全时钟扫频的栗的最大驱动强度匹配栗的DC负载用于更高效率。
[0046]通过PLL参考的多时钟产生
[0047]在闪速存储器中，功率消耗是用于性能的关键要素。为了降低功率消耗，需要更加有效的电荷栗和使用。因此，电荷栗需要它们自己的时钟频率使得它们的输出能力可以匹配它们的负载。对于许多不同的供应(电荷栗)，需要许多时钟产生器。
[0048]这里呈现的用于时钟产生的技术可以实现为用于许多应用的集成电路上的外围元件。具体地，这样的时钟电路通常是非易失性存储器电路的一部分，该非易失性存储器电路诸如闪速NAND存储器和具有3D阵列类型结构的非易失性存储器。关于NAND存储器装置的更多的细节例如可以在美国专利号以及专利公开号20080158969; 5，570，315 ;5，903，495;和6，046，935中找到。关于具有3D阵列结构的非易失性存储器的更多细节例如可以在美国专利公开号:2012-0147649; 2014-0192595;以及2014-0179068中找到。
[0049]关于存储器装置，半导体存储器装置包括:易失性存储器装置，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置;非易失性存储器装置，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPR0M”)、闪速存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)以及磁阻随机存取存储器(“MRAM” );以及其他能够储存信息的半导体元件。每种类型的存储器装置可以具有不同的配置。例如，闪速存储器装置可以以NAND或NOR配置来配置。
[0050]存储器装置可以以任何组合由无源和/或有源元件形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM装置元件，其在一些实施例中包括电阻率切换储存元件，比如反熔丝、相变材料等，以及可选地包括操纵元件，比如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪速存储器装置元件，其在一些实施例中包括含有电荷储存区域的元件，诸如浮置栅极、导电纳米粒子或电荷储存电介质材料。
[0051 ]多个存储器元件可以被配置为使得它们串联连接或者使得每个元件单独可访问。以非限制性示例的方式，在NAND配置(NAND存储器)中的闪速存储器装置通常包含串联连接的存储器元件。NAND存储器阵列可以被配置为使得阵列由多个存储器串构成，其中串由共享单个位线并作为一组被访问的多个存储器元件构成。可替换地，存储器元件可以被配置为使得每个元件单独可访问，例如NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以以其它方式配置存储器元件。
[0052]位于基板内和/或基板以上的半导体存储器元件可以以二维或者三维布置，比如二维存储器结构或三维存储器结构。
[0053]在二维存储器结构中，半导体存储器元件被布置在单个平面或者单个存储器装置级中。典型地，在二维存储器结构中，存储器元件被布置在基本上平行于支撑存储器元件的基板的主表面而延伸的平面中(例如，在x-z方向平面中)。基板可以是在其上或其中形成存储器元件的层的晶片，或者它可以是在存储器元件形成之后附接到存储器元件的载体基板。作为非限制性示例，基板可以包括诸如硅的半导体。
[0054]存储器元件可以以有序的阵列布置在单个存储器装置级中，比如以多个行和/或列。但是，存储器元件可以以不规则或者非正交的配置而阵列排列。存储器元件每个可以具有两个或更多个电极或接触线，诸如位线和字线。
[0055]三维存储器阵列被布置为使得存储器元件占据多个平面或多个存储器装置级，从而形成三维的结构(即，在X、y和z方向中，其中y方向基本上垂直于基板的主表面，并且X和z方向基本上平行于基板的主表面)。
[0056]作为非限制性示例，三维存储器结构可以被垂直地布置为多个二维存储器装置级的堆叠。作为另一非限制性示例，三维存储器阵列可以被布置为多个垂直的列(例如，基本上垂直地于基板的主表面即在y方向上延伸的列)，其中每个列具有在每列中的多个存储器元件。列可以布置在二维配置中，例如在χ-ζ平面中，产生存储器元件的三维布置，元件在多个垂直地堆叠的存储器平面上。存储器元件在三维中的其它配置也可以组成三维存储器阵列。
[0057]以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以耦合在一起以在单个水平的(例如，x-z)存储器装置级中形成NAND串。可替换地，存储器元件可以耦合在一起以形成穿过多个水平的存储器装置级的垂直的NAND串。可以设想其它三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其它串包含跨过多个存储器级的存储器元件。三维存储器阵列也可以以NOR配置和以ReRAM配置来设计。
[0058]典型地，在单片三维存储器阵列中，一个或多个存储器装置级形成在单个基板上。可选地，单片三维存储器阵列也可以具有至少部分在单个基板内的一个或多个存储器层。作为非限制性示例，基板可以包括诸如硅的半导体。在单片三维阵列中，组成阵列的每个存储器装置级的层通常形成在阵列的下面的存储器装置级的层上。但是，单片三维存储器阵列的相邻存储器装置级的层可以被共享或者在存储器装置级之间具有中间层。
[0059]而且，二维阵列可以单独地形成并且然后封装在一起以形成具有多个存储器层的非单片存储器装置。例如，可以通过在单独的基板上形成存储器级并且然后将存储器级一个在另一个上堆叠而形成非单片堆叠的存储器。可以在堆叠之前将基板减薄或者从存储器装置级移除，但是由于存储器装置级初始形成在单独的基板之上，所以得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以形成在单独的芯片上并且然后封装在一起以形成堆叠芯片存储器装置。
[0060]存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可以与存储器元件在相同的基板上和/或在单独的基板上。例如，用于存储器读取-写入操作的控制器可以位于单独的控制器芯片上和/或与存储器元件在相同的基板上。
[0061 ]应认识到的是，以下不限于所述的二维和三维示例性结构，而是覆盖在本文所述的精神和范围内的所有相关的存储器结构。
[0062]无论在存储器装置上还是在其它电路上提供多个单独的时钟信号的一个方式是其中每个时钟由单独可修整的RC-振荡器产生，这需要更大的面积和Icc。在此部分中，替代地呈现用于通过锁相环(PLL)以某个频率产生参考时钟、并且然后使用电压控制(VCTRL)作为参考来设置作为其它得到的频率的最大值或最小值的技术。通过其他控制或输入，其还可以被用于产生可以被修整为固定的值或者在应用中(on the fly)可调整的许多不同的时钟频率。由于VCO可以通过使用几个反相器(环形振荡器)形成，所以Icc和面积相对于具有多个单独可修整的RC-振荡器可以减小。
[0063]图7关注类似于以上关于图6A-C描述的用于产生在NAND闪速系统或3D型非易失性存储器系统中的时钟信号的示例。由于用于电荷栗在不同的负载条件下获得高效率(降低的Icc)的、用于其它栗的、逻辑等的专用的时钟，通常将存在许多时钟产生器。图7示出了对于其中各种逻辑、栗和其它电路需要一个时钟(CLK)并且两个独立调节的栗(A、B)接收相应的时钟信号驱动两个不同的负载的示例的此情况。这些时钟产生电路的每一个将是独特的，诸如在图左侧或者在图6A-C中更加详细地示出的。多个时钟产生电路导致更大的面积以及更高的电流消耗(Ice)。
[0064]为了降低面积要求、电流消耗或者这两者，本章节呈现了用于通过锁相环(PLL)以某个频率产生参考时钟、然后使用一个或多个电压控制(VCTRL)作为参考来设置其它得到的频率的最大值或最小值的技术。通过其他控制或输入，这可以被用于通过使用压控振荡器(VCO)产生许多不同的时钟频率:例如，被修整为固定的或者在应用中可调整的时钟频率，诸如用于电荷栗的调节的时钟频率。由于VCO可以由几个反相器(环形振荡器)形成，因此Icc和面积可以减小。注意，尽管传统上PLL的焦点传统上针对准确性(低噪声)和高速度，但是在此焦点更多的在于减小布局面积和Icc，其中所涉及的频率比普通PLL应用相对较低。
[0065]图8A和SB关注锁相环(PLL)和在这里的示例性实施例中的一些基本部件。输入参考时钟连同从输出时钟(CLK_0UT)得到的时钟(CLK_REF_0UT)在相位/频率检测器(PFD) 801处被接收。基于这两个值，PFD 801产生被供应到电荷栗803的上(UP)和下(DOWN)，该电荷栗803的输出经过低通滤波器805以提供控制电压VCTRL来调节振荡器807，以产生输出时钟CLK_0UT。(示出的在PLL中的在FH)和低通滤波器之间的电荷栗在这里被更多地用作开关而不是高电压电荷栗。)图8B是VCO的示例性实施例，示出了如何使用VCTRL来控制被镜像以控制CLK_0UT的电流Iref XLieOUT然后通过分频器809被反馈回并且回到PFD 801。例如，考虑给定的CLK_REF = 200ns、具有N=4的分频器以及目标为CLK_0UT = 50ns的示例。一旦被启用(enable)，PFD 801 将调整VCTRL使得CLK_0UT将达到50ns的目标并且CLK_REF_0UT将与CLK_REF在200ns处同相。电路将最终锁定在目标频率并且VCTRL变为用于具有给定CLK_REF的CLK_0UT的稳定电压。VCTRL维持将镜像以控制环形振荡器的供应的电流(Iref)，其中(见图8B) Iref = Ires = VR/R。
[0066]图9A和9B关注相位/频率检测器(PR))功能。这将检测参考时钟(在图8A中的CLK_REF)和PLL输出(在图8 A中的CLK_REF_0UT)的边沿:如果REF较快，栗充电到VCTRL中以增加PLL输出频率;并且如果REF较慢，栗从VCTRL放电电荷以降低PLL输出频率。如图9A中所示，REF较快，使得UP信号为高，直到检测到PLL出(Out)边沿，并且增加VCTRL以增加PLL频率。在图9B中，REF较慢，所以DOWN信号为高，直到检测到REF边沿，并且降低VCTRL以降低PLL频率。
[0067]图10示出了用于产生两个额外的时钟的示例性实施例。图8A的元件重复并且类似地编号，还示出了参考时钟产生器CLKGEN 800。除了振荡器以外可以然后产生额外的时钟信号，其中这里示出了两个，VCO 811产生0^_六并且￥0) 821产生CLK_B。额外的时钟信号是可修整的并且然后还可以在应用中被控制，诸如基于来自电荷栗的要被用于调节目的的反馈。基于具有已知的CLK_OUT频率的建立的VCTRL_REF，可以通过几个参数得到其它频率。VCTRL_REF现在可以被用作参考点。单独的控制(例如TRm_A〈M:1>)可以被用于调整或者精调(fine tune)得到的频率。单独的VCTRL(例如可以是来自栗的反馈的VCTRL_A)可以被用于在应用中调制频率。
[0068]通过经锁相环(PLL)以某个频率产生参考时钟，电压控制(VCTRL)是已知的并且被用作参考以设置其它得到的频率的最大值或最小值。通过其他控制或输入，其还可以被用于产生可以被修整为固定的值或者在应用中可调整的、在额外的VCO电路中的许多其它所需的不同的时钟频率。由于VCO可以由几个反相器(作为环形振荡器)构成，用于产生这些多个时钟所需要的总电流(Icc)和面积可以减小。存在用于最大参考或最小参考VCO实施例的许多不同的配置。
[0069]图11示出了用于最大参考VCO实施例的一个实施例。这里，基础元件仍如在图8B的示例性实施例中那样布置，尽管对于振荡器有其它布置。忽略远端左分支(具有晶体管905 )，电路如图8B中那样，输出时钟(CLK_X)由在901的栅极上的来自PLL的VCTRL_REF水平确定。给定￥(^此_1^^，通过以了1?頂_乂〈1:1>调整电阻器1? 903，Ires和Iref将改变。其将影响VSUP_C0M/VSRC_C0M并且调整振荡器频率。如果还期望在应用中改变频率，比如使用来自电荷栗的调节电路的反馈，这可以通过包含具有(P或N型)晶体管905的左分支而实现。通过调整到905的栅极的VCTRL_X，等式现在被改变为1代8 = 1代€+1￥(:廿1，影响￥31^_0)1/￥31^_COM比率并且调整振荡器频率，使得VCTRL_X可以被用于将CLK值从如由VCTRL_REF和修整值设置的最大值向下调节。
[0070]图12A和12B关注用于具体示例的该布置的CLK控制。图12A示出了用于参考PLL时钟的VCTRL_REF扫频并且图12B示出了当VCTRL_REF被设置到50ns或20MHz时，改变VCTRL_X将进一步调整(从最大值减慢)次级振荡器的输出时钟频率。
[0071]图13提供对于特定实现方式的Icc比较。在具有至少2个时钟频率(例如，50ns和80ns)的系统中，本章节的实施例可以节约至少25%的Icc。由于时钟频率的单位增加，将更加进一步实现节约，因为每个额外的时钟将消耗最大16uA。
[0072]而图11呈现了最大参考VCO实施例，图14示出了最小参考VCO实施例。除了具有晶体管1005的远端左分支以外，基本的VCO与在图8A中或(仍没有左分支)图11中的相同。给定到1001的栅极的VCTRL_REF，通过以ΤΙ?Μ_Χ〈Μ:1>调整电阻器R 1003，Ires和Iref将改变，影响VSUP_C0M/VSRC_C0M并且调整振荡器频率，如对于图11那样。左分支现在从以上晶体管1001排出电流;通过调整(P或N型)晶体管1005的栅极上的VCTRL_X，电流等式现在对于最小频率改变为lref = lres+lvctrl。这将影响VSUP_C0M/VSRC_C0M比率并且在应用中调整振荡器频率，使得VCTRL_X可以被用于将CLK值从如由VCTRL_REF和修整值设置的最小值向上调
-K-
T O
[0073]图15-17呈现了对图11的最大参考VCO实施例的一些变化。在这些的每一个中，VCTRL_X控制晶体管以在振荡器的各个分支处提供额外的电流以添加电流并且增加输出频率。对于最小参考VCO实施例也可以实现在图14上的类似变化，但是替代地使用排出电流。
[0074]温度系数修整
[0075]已经注意到的是，诸如以上关于图6A_C、8B、11或14-17所讨论的那些的时钟产生电路可能展现出它们频率的温度依赖性。这可能转而在使用时钟信号的电路中引入依赖于温度的行为。例如，在上述非易失性存储器应用中，该温度依赖性可能将其自身展现在编程次数中，相对于在25C时，例如在85C时在编程次数方面引入显著的增加。为了补偿该影响，本章节考虑使用温度信息和依赖于该温度信息的偏置源，其可以在裸芯分选(die-sort)时被修整以提供具有降低的温度依赖性的时钟振荡器。
[0076]图18类似于图6B，但是没有晶体管701'以简化本章节的讨论。(尽管以下讨论基于该具体的示例性电路，但是其可以延伸到以上呈现的各种实施例。)基于Iref2 = N/M*Iref，OSC频率极大地由经过电阻器R的Iref确定，经过电阻器R的Iref有效地控制电容器C的放电率。由于源于温度的电阻的变化和晶体管变化，OSC频率具有正温度系数(TCO)。这在图19中示意性地示出。
[0077]通过使用具有温度信息(tempcode，温度码)的电流宿或电流源调整Iref/Iref 2的比率，可以对依赖于温度的行为做出补偿。在图20中示出了示例性实施例。在该示例性实施例中，电流宿连接在内部参考电压节点REF和地之间，其中电流量是对于温度电路的温度码值的非减函数值，该温度电路也可以形成在集成电路上。(如果与如图19中所示的时段随着温度而增加相反，时段减小，则可以使用连接在电源水平和REF节点之间的电流源，如在下面关于图22和23所讨论的。)在左边，图20示出了电流宿的示例性实施例，其中其栅极被连接以接收温度码值的第一晶体管连接在REF节点以及经第二晶体管到地之间。在修整期间可以设置第二晶体管的栅极电压VBIAS。该布置有效地将抵消温度系数应用到OSC频率，这可以补偿以减小OSC的温度依赖性。结果在图21中示意性示出，其中修整值VBIAS和温度码提供了在操作范围上的平坦时段。
[0078]取决于实现方式，VBIAS水平和温度码可以是数字的或模拟的。例如，存储器电路可能已经具有数字温度感测元件，该数字温度感测元件也可以被用于在此供应温度码值。位的数量可以基于将要覆盖的温度的范围以及所期望的准确性的水平，比如对于-40C到125C的范围具有5位，如图21中所示。
[0079]在示例性修整流程中，在第一温度处(比如图21中的85C)，温度码可以初始地从温度传感器获取，或者基于特征值而硬连线(hardwire)。振荡器频率然后被修整到目标值。作为第二温度，例如-30C，则温度码也可以从温度传感器获取或者基于特征值而硬连线。对目标值的修整可以基于例如用于VBIAS的3位修整值而设置。
[0080]如上所述，如果不是如图19中所示的时段随着温度而增加而是时段减小，则可以使用连接在电源水平和REF节点之间的电流源。图22示出了替换实施例，其中除了连接在REF节点和地之间的可变电流宿以外，电流源也被包含在电源水平(这里是与用于振荡器的相同的电源水平)和REF节点之间。该组合的实施例允许对于时段随着温度增加或者减小时的组合应对。图23类似于图21，但是示出了温度行为和图22的而不是图20的电路的修整。[0081 ]
[0082]^了说明和描述的目的而呈现本发明的以上详细描述。其并非意欲是穷举性的或者将本发明限制到所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择所述的实施例以便于最好地阐释本发明的原理及其实际应用，从而使其它本领域技术人员能够以合适于所预期的具体使用的各种修改来最好地利用各个实施例。所意欲的是本发明的范围由所附权利要求定义。
【主权项】
1.一种形成在集成电路上的时钟产生电路，包括: 振荡器，连接以接收内部参考电压并且从该内部参考电压产生时钟信号，其中所述时钟信号的频率取决于所述内部参考电压的水平；以及 内部参考电压产生电路，包括: 可变电阻元件，连接在电源水平和内部节点之间，其中所述内部参考电压取自所述内部节点；以及 可变电流源，连接在所述内部节点和第一电压水平节点之间，并且连接以接收温度码，其中流过在所述内部节点和所述第一电压水平节点之间的可变电流源的电流量取决于所述温度码。2.如权利要求1所述的时钟产生电路，其中第一电压水平节点连接到所述电源水平，并且从所述第一电压水平节点流到所述内部节点的电流量是所述温度码的非减函数。3.如权利要求1所述的时钟产生电路，其中第一电压水平节点连接地，并且从所述内部节点流到所述第一电压水平节点的电流量是所述温度码的非减函数。4.如权利要求1所述的时钟产生电路，其中所述内部参考电压产生电路还包括: 二极管，连接在所述内部节点和地之间。5.如权利要求1所述的时钟产生电路，其中所述内部参考电压产生电路还包括: 第一固定电阻，连接在所述内部节点和地之间。6.如权利要求1所述的时钟产生电路，其中所述振荡器是张弛振荡器电路。7.如权利要求1所述的时钟产生电路，其中所述振荡器是环形振荡器电路。8.如权利要求1所述的时钟产生电路，其中所述内部参考电压产生电路还包括: 二极管，连接在所述内部节点和地之间。9.如权利要求1所述的时钟产生电路，其中所述可变电流源包括连接在所述内部节点和所述第一电压水平节点之间的第一晶体管，该第一晶体管的控制栅极被连接以接收所述温度码。10.如权利要求9所述的时钟产生电路，其中所述第一晶体管通过第二晶体管连接到所述第一电压水平节点，所述第二晶体管具有被设置到可修整的偏置水平的控制栅极。11.如权利要求1所述的时钟产生电路，其中所述温度码是多位数字值。12.如权利要求1所述的时钟产生电路，其中所述温度码是模拟值。13.如权利要求1所述的时钟产生电路，其中所述集成电路还包括温度感测电路以提供所述温度码。14.如权利要求1所述的时钟产生电路，其中所述集成电路是非易失性存储器电路。15.如权利要求14所述的时钟产生电路，其中所述存储器电路是单片三维半导体存储器装置，其中存储器单元被布置在硅基板之上的多个物理级中，并且包括电荷储存介质。16.—种在形成在集成电路上的时钟产生电路中产生时钟信号的方法，所述时钟产生电路包括振荡器和内部参考电压产生电路，该内部参考电压产生电路包括连接在电源水平和内部节点之间的可变电阻元件、以及连接在所述内部节点和第一电压水平节点之间的可变电流源，所述方法包括: 在所述可变电流源处接收温度码； 产生流过在所述内部节点和所述第一电压水平节点之间的可变电流源的电流，其中所述电流的量取决于所述温度码； 从所述内部节点提供内部参考电压； 在所述振荡器处接收所述内部参考电压；以及 由所述振荡器从所述内部参考电压产生时钟信号，其中所述时钟信号的频率取决于所述内部参考电压的水平。17.如权利要求16所述的方法，其中第一电压水平节点连接到所述电源水平并且从所述第一电压水平节点流到所述内部节点的电流量是所述温度码的非减函数。18.如权利要求16所述的方法，其中第一电压水平节点连接到地，并且从所述内部节点流到所述第一电压水平节点的电流量是所述温度码的非减函数。19.如权利要求16所述的方法，其中所述振荡器是张弛振荡器电路。20.如权利要求16所述的方法，其中所述振荡器是环形振荡器电路。21.如权利要求16所述的方法，其中所述存储器电路是单片三维半导体存储器装置，其中存储器单元被布置在硅基板之上的多个物理级中，并且包括电荷储存介质。
【文档编号】H03K3/011GK105874711SQ201580003479
【公开日】2016年8月17日
【申请日】2015年2月24日
【发明人】J.H.黄, A.I-M.常, J.帕克
【申请人】桑迪士克科技有限责任公司