一种针对逻辑端口的双边数字滤波电路的制作方法
【专利摘要】本发明公开了一种针对逻辑端口的双边数字滤波电路，包括与输入信号IN连接的计数器电路，计数器电路的输出端连接有S?R锁存器电路，S?R锁存器电路的输出端作为数字滤波电路的输出信号OUT，计数器电路的控制端连接有控制电路，计数器电路的输出端与控制电路的输入端之间连接有反馈电路，控制电路连接有时钟信号CLK；当输入信号IN的逻辑翻转后的稳定时间大于等于N个CLK下降沿的间隔时，输出信号OUT能采集到输入信号IN；当稳定时间不能满足上述条件时，输出信号OUT维持不变；通过时间可以通过调节CLK的时钟周期和计数器电路中的计数量来控制；本发明实现了滤波时间精确灵活可调以及数字电路小的物理面积。
【专利说明】
一种针对逻辑端口的双边数字滤波电路
技术领域
[0001]本发明涉及数字滤波技术领域，尤其涉及一种双边数字滤波电路。
【背景技术】
[0002]在带逻辑控制端口的芯片中，特别是有按键控制端的芯片中，逻辑输入端口处常常会出现各种不期望的脉冲宽度比较宽的毛刺脉冲，从而引起芯片内部逻辑误判，此时就需要在逻辑输入端口处增加滤波结构以消除毛刺脉冲带来的误判风险;而很多应用环境下要求设计者用最小的芯片面积来实现对滤波时间的精确控制，在一些应用环境中甚至要求滤波时间达到几十个毫秒。
[0003]现有公开的技术实施方案参见图1所示，一般会采用在输入信号IN和输出信号OUT的两级逻辑反相器INV1、INV2之间串接R、C串联低通滤波器结构实现毛刺脉冲的滤除；当输入逻辑电平IN翻转后，INVl的输出翻转后通过电阻R对电容C进行充放电，若输入逻辑电平IN的稳定时间足够长，在输入信号IN重新翻转时电容C通过充放电后的电压达到INV2的翻转门限值而让INV2翻转，则输入信号IN能正常传递到OUT;若输入逻辑电平IN的稳定时间不够长，在输入信号IN重新翻转时电容C充放电后的电压未达到INV2的翻转门限值，此时INV2不翻转，则输入信号IN不能正常传递到OUT，实现了滤波。
[0004]然而，该技术实施方案存在以下技术缺陷:此技术实施方案的滤波时间唯一由电阻R和电容C的绝对值的大小来决定，首先在芯片的片上电容和电阻的绝对值做不准、偏差很大，并且偏差的大小以及方向完全随机发生不受设计者的控制，从而让精确控制滤波时间成为一个难题;其次若想要实现较长时间的滤波就需要很大值的电阻R和很大值的电容C，而电阻R、电容C的值和面积成正比，大的面积会大大的增加芯片的生产成品。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种能够精确控制滤波时间且芯片面积小的针对逻辑端口的双边数字滤波电路。
[0006]为解决上述技术问题，本发明的技术方案是:一种针对逻辑端口的双边数字滤波电路，包括与输入信号IN连接的计数器电路，所述计数器电路的输出端连接有S-R锁存器电路，所述S-R锁存器电路的输出端作为数字滤波电路的输出信号0UT，所述计数器电路的控制端连接有控制电路，所述计数器电路的输出端与所述控制电路的输入端之间连接有反馈电路，所述控制电路连接有时钟信号CLK。
[0007]作为一种优选的技术方案，所述计数器电路包括并联的上升沿计数器和下降沿计数器。
[0008]作为一种优选的技术方案，所述上升沿计数器包括N个串联的D触发器，所述N为大于等于二的正整数，N个所述D触发器的每一个D触发器的反向输出端都与该D触发器的信号输入端D相连，且前一个所述D触发器的反向输出端连接后一个所述D触发器的CLK输入端口，N个所述D触发器的Reset端均与所述输入信号IN连接，第一个所述D触发器的CLK端与所述控制电路的输出端连接，第N个所述D触发器的输出端与所述控制电路的反馈输入端连接。
[0009]作为一种优选的技术方案，所述下降沿计数器包括N个串联的D触发器和一个反相器，所述N与所述上升沿计数器中的N相等，所述反相器的输入端与输入信号IN连接，N个所述D触发器的每一个D触发器的反向输出端都与该D触发器的信号输入端D相连，且前一个D触发器的反向输出端连接后一个D触发器的CLK输入端口，所述反相器的输出端与N个所述D触发器的Reset端连接，第一个所述D触发器的CLK端与所述控制电路的输出端连接，第N个所述D触发器的输出端与所述控制电路的反馈输入端连接。
[0010]作为一种优选的技术方案，所述控制电路包括上与非门电路和下与非门电路，所述上与非门电路和所述下与非门电路均与所述时钟信号CLK连接，所述上与非门电路的输入端与所述上升沿计数器第N个所述D触发器的输出端连接，所述上与非门电路的输出端与所述上升沿计数器第一个所述D触发器的CLK端连接，所述下与非门电路的输入端与所述下降沿计数器第N个所述D触发器的输出端连接，所述下与非门电路的输出端与所述下降沿计数器第一个所述D触发器的CLK端连接。
[0011 ]作为一种优选的技术方案，所述S-R锁存器电路包括电路组成相同的第一与非门电路和第二与非门电路，所述第一与非门电路的一个输入端与所述上升沿计数器的输出端连接，所述第二与非门电路的一个输入端与所述下降沿计数器的输出端连接，所述第一与非门电路的输出端与所述第二与非门电路的另一个输入端连接，所述第二与非门电路的输出端与所述第一与非门电路的另一个输入端连接，所述第二与非门电路的输出端连接有反相器，所述反相器的输出端与所述输出信号OUT连接。
[0012]由于采用了上述技术方案，一种针对逻辑端口的双边数字滤波电路，包括与输入信号IN连接的计数器电路，所述计数器电路的输出端连接有S-R锁存器电路，所述S-R锁存器电路的输出端作为数字滤波电路的输出信号0UT，所述计数器电路的控制端连接有控制电路，所述计数器电路的输出端与所述控制电路的输入端之间连接有反馈电路，所述控制电路连接有时钟信号CLK;控制电路的主要功能为控制计数器电路开始计数和停止计数;计数器电路的功能为输入信号IN翻转时将计数器清零，翻转后在稳定状态下等待时钟信号CLK经过N(N为大于等于二的正整数)个的下降沿后传输输入信号IN到后级的S-R锁存器;S-R锁存器电路的功能为在计数器电路计数等待期间将输出保持原状态不变，当计数器电路计数完成后实时传输输入信号到输出信号OUT端;若输入信号IN翻转后保持稳定状态的时间小于时钟信号CLK的N个下降沿的时间，则输出信号OUT维持不变，即输入不能传输到输出，实现了滤波的功能，滤波时间为计数器检测到N个下降沿的时间，并且该滤波时间可以通过调整时钟周期和计数器个数进行灵活的调节;本发明实现了滤波时间精确灵活可调以及数字电路小的物理面积。
【附图说明】
[0013]图1是现有公开技术实施方案；
[0014]图2是本发明的总拓扑结构；
[0015]图3是本发明的具体电路实施实例；
[0016]图4是当取N=3时本发明的具体电路实施实例；
[0017]图5是当取N=5时本发明的具体电路实施实例；
[0018]图6是取N= 3时本发明实施实例在输入信号能通过滤波器时的具体电路工作波形图；
[0019]图7是取N= 3时本发明实施实例在输入信号不能通过滤波器时的具体电路工作波形图；
[0020]图中:301-控制电路;302-计数器电路;303-S-R锁存器电路。
【具体实施方式】
[0021]下面结合附图和实施例，进一步阐述本发明。在下面的详细描述中，只通过说明的方式描述了本发明的某些示范性实施例。毋庸置疑，本领域的普通技术人员可以认识到，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，附图和描述在本质上是说明性的，而不是用于限制权利要求的保护范围。
[0022]如图2所示，一种针对逻辑端口的双边数字滤波电路，包括与输入信号IN连接的计数器电路302，所述计数器电路302的输出端连接有S-R锁存器电路303，所述S-R锁存器电路303的输出端作为数字滤波电路的输出信号0UT，所述计数器电路302的控制端连接有控制电路301，所述计数器电路302的输出端与所述控制电路301的输入端之间连接有反馈电路，所述控制电路301连接有时钟信号CLK。
[0023]如图3所示，所述计数器电路302包括并联的上升沿计数器和下降沿计数器。所述上升沿计数器包括N个串联的D触发器，所述的N为大于等于二的正整数，N个所述D触发器的每一个D触发器的反向输出端都与该D触发器的信号输入端D相连，且前一个D触发器的反向输出端连接后一个D触发器的CLK输入端口，N个所述D触发器的Reset端均与所述输入信号IN连接，第一个所述D触发器的CLK端与所述控制电路301的输出端连接，第N个所述D触发器的输出端与所述控制电路301的反馈输入端连接。所述下降沿计数器包括N个串联的D触发器和一个反相器，所述N与上升沿计数器中的N相等，所述反相器的输入端与输入信号IN连接，N个所述D触发器的每一个D触发器的反向输出端都与该D触发器的信号输入端D相连，且前一个D触发器的反向输出端连接后一个D触发器的CLK输入端口，所述反相器的输出端与N个所述D触发器的Reset端连接，第一个所述D触发器的CLK端与所述控制电路301的输出端连接，第N个所述D触发器的输出端与所述控制电路301的反馈输入端连接。所述控制电路301包括上与非门电路和下与非门电路，所述上与非门电路和所述下与非门电路均与所述时钟信号CLK连接，所述上与非门电路的输入端与所述上升沿计数器第N个所述D触发器的输出端连接，所述上与非门电路的输出端与所述上升沿计数器第一个所述D触发器的CLK端连接，所述下与非门电路的输入端与所述下降沿计数器第N个所述D触发器的输出端连接，所述下与非门电路的输出端与所述下降沿计数器第一个所述D触发器的CLK端连接。所述S-R锁存器电路303包括电路组成相同的第一与非门电路和第二与非门电路，所述第一与非门电路的一个输入端与所述上升沿计数器的输出端连接，所述第二与非门电路的一个输入端与所述下降沿计数器的输出端连接，所述第一与非门电路的输出端与所述第二与非门电路的另一个输入端连接，所述第二与非门电路的输出端与所述第一与非门电路的另一个输入端连接，所述第二与非门电路的输出端连接有反相器，所述反相器的输出端与所述输出信号OUT连接。
[0024]当输入信号IN的逻辑翻转后的稳定时间大于等于N个CLK下降沿的间隔时，输出信号OUT能采集到输入信号IN，若输入信号IN的逻辑翻转后的稳定时间小于N个CLK下降沿的间隔时，此时输出信号OUT维持以前的逻辑状态不变，即输入信号IN不能正常传输到输出信号OUT。通过时间可以通过调节CLK的时钟周期和计数器电路302中的D触发器的个数N来控制。
[0025]如图3所示，为本发明的具体电路实施实例，该实施实例中，301为控制电路的具体电路实施实例，302为计数器电路的具体电路实施实例，303为S-R锁存器电路的具体电路实施实例。
[0026]如图3所示，控制电路301由301_1、301_2两个完全相同的与非门电路组成，功能为检测计数器的输出在计数阶段允许CLK进入计数器电路，在计数完成后阻止CLK进入计数器电路。其中301_1为输入逻辑的上升沿工作控制器，当上升沿计数器的输出H_d为逻辑高电平时允许CLK输入上升沿计数器，当上升沿计数器的输出H_d为逻辑低电平时阻止CLK输入上升沿计数器;301_2为输入逻辑的下降沿工作控制器，当下降沿计数器的输出L_d为逻辑高电平时允许CLK输入下降沿计数器，当下降沿计数器的输出L_d为逻辑低电平时阻止CLK输入下降沿计数器。
[0027]如图3所示，计数器电路302由 302_1、302_2、……、302_N_1、302_N、302_N+1、302_N+2、……、302_2N-1、302_2N共2N个完全相同的Reset为逻辑零复位的D触发器和反向器302_2N+1共同组成。其中302_1、302_2、……、302_N_1、302_N共计N个D触发器组合为输入逻辑的上升沿滤波计数器，在计数和复位阶段上升沿滤波器的输出H_d为逻辑高电平，在计数完成后上升沿滤波器的输出H_d为逻辑低电平，当输入信号IN由逻辑低电平变为逻辑高电平且稳定在逻辑逻辑高电平时开始计数，当输入信号IN由逻辑高电平变为逻辑低电平稳定在逻辑低电平上升沿计数器复位时或者计数完成后立即停止计数；302_Ν+1、302_Ν+2、……、302_2N-1、302_2N共N个D触发器和反向器302_2N+1组合为输入逻辑的下降沿滤波计数器，在计数和复位阶段下降沿滤波器的输出L_d为逻辑高电平，在计数完成后下降沿滤波器的输出L_d为逻辑低电平，当输入信号IN由逻辑高电平变为逻辑低电平稳定在逻辑低电平时开始计数，当输入信号IN由逻辑低电平变为逻辑高电平且稳定在逻辑高电平下降沿计数器复位时或者计数完成时立即停止计数。
[0028]如图3所示，S-R锁存器电路303由303_1、303_2两个完全相同的与非门电路和反相器303_3共同组成。303在H_d为逻辑高电平且L_d为逻辑高电平时输出信号OUT维持上一个时刻的输出不变，在H_d为逻辑高电平且L_d为逻辑低电平时输出信号OUT为逻辑低电平，在H_d为逻辑低电平且L_d为逻辑高电平时输出信号OUT为逻辑高电平。
[0029]如图6所示，为取N= 3时本发明实施实例在输入信号能通过滤波器时的具体电路工作波形图。在tl时刻输入信号IN由逻辑高电平变为逻辑低电平，此时输入信号IN对上升沿计数器进行复位并保持复位，同时释放下降沿计数器的复位端使时钟信号CLK输入能正常计数，此时刻H_d和L_d都为逻辑高电平，则输出信号OUT维持前一时刻的状态不变仍然为高电平;在t2时刻为tl时刻后时钟信号CLK的第三个时钟下降沿时刻，此时刻下降沿计数器计数完成并输出L_d从逻辑高电平变为逻辑低电平，此时H_d为逻辑高电平、L_d为逻辑低电平，则输出信号OUT就为逻辑低电平，此时输入信号IN传递到输出信号OUT ο同理在t3时刻输入信号IN由逻辑低电平变为逻辑高电平，此时输入信号IN对下降沿计数器进行复位并保持复位，同时释放上升沿计数器的复位端使时钟信号CLK输入能正常计数，此时刻H_d和L_d都为逻辑高电平，则输出信号OUT维持前一时刻的状态不变仍然为低电平;在t4时刻为t3时刻后时钟信号CLK的第三个时钟下降沿时刻，此时刻上升沿计数器计数完成并输出H_d从逻辑高电平变为逻辑低电平，此时H_d为逻辑低电平、L_d为逻辑高电平，则输出信号OUT就为逻辑高电平，此时输入信号IN传递到输出信号OUT。若输入信号IN再次变动则是重复tl?t2或者t3?t4两个过程的一个。从图可以看出当输入信号IN的稳定时间大于CLK的三个下降沿之间的时间间隔时，输入信号IN能正常的传输到输出信号OUT。
[0030]如图7所示，为取N= 3时本发明实施实例在输入信号不能通过滤波器时的具体电路工作波形图。在tl时刻输入信号IN由逻辑高电平变为逻辑低电平，此时输入信号IN对上升沿计数器进行复位并保持复位，同时释放下降沿计数器的复位端使时钟信号CLK输入能正常计数，此时刻H_d和L_d都为逻辑高电平，则输出信号OUT维持前一时刻的状态不变仍然为高电平;在t2时刻输入信号IN由逻辑低电平变为逻辑高电平，此时时钟CLK还没有到三个下降沿，输入信号IN没有传递到输出信号0UT，此时输入信号IN对下降沿计数器进行复位并保持复位，同时释放上升沿计数器的复位端使时钟信号CLK输入能正常计数，此时刻H_d和L_d都为逻辑高电平，则输出信号OUT维持前一时刻的状态不变仍然为高电平;t3时刻工作状态和tl时刻相同；t4时刻工作状态和t2时刻相同；由图可以看出当输入信号IN的稳定时间小于时钟CLK三个下降沿之间的时间间隔时，输出信号OUT—直保持以前的状态不变，实现了滤波的功能。
[0031]以上显示和描述了本发明的基本原理、主要特征及本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
【主权项】
1.一种针对逻辑端口的双边数字滤波电路，其特征在于:包括与输入信号IN连接的计数器电路，所述计数器电路的输出端连接有S-R锁存器电路，所述S-R锁存器电路的输出端作为数字滤波电路的输出信号OUT，所述计数器电路的控制端连接有控制电路，所述计数器电路的输出端与所述控制电路的输入端之间连接有反馈电路，所述控制电路连接有时钟信号 CLK ο2.如权利要求1所述的针对逻辑端口的双边数字滤波电路，其特征在于:所述计数器电路包括并联的上升沿计数器和下降沿计数器。3.如权利要求2所述的针对逻辑端口的双边数字滤波电路，其特征在于:所述上升沿计数器包括N个串联的D触发器，所述N为大于等于二的正整数，N个所述D触发器的每一个D触发器的反向输出端都与该D触发器的信号输入端D相连，且前一个所述D触发器的反向输出端连接后一个所述D触发器的CLK输入端口，N个所述D触发器的Reset端均与所述输入信号IN连接，第一个所述D触发器的CLK端与所述控制电路的输出端连接，第N个所述D触发器的输出端与所述控制电路的反馈输入端连接。4.如权利要求3所述的针对逻辑端口的双边数字滤波电路，其特征在于:所述下降沿计数器包括N个串联的D触发器和一个反相器，所述N与所述上升沿计数器中的N相等，所述反相器的输入端与输入信号IN连接，N个所述D触发器的每一个D触发器的反向输出端都与该D触发器的信号输入端D相连，且前一个D触发器的反向输出端连接后一个D触发器的CLK输入端口，所述反相器的输出端与N个所述D触发器的Reset端连接，第一个所述D触发器的CLK端与所述控制电路的输出端连接，第N个所述D触发器的输出端与所述控制电路的反馈输入端连接。5.如权利要求4所述的针对逻辑端口的双边数字滤波电路，其特征在于:所述控制电路包括上与非门电路和下与非门电路，所述上与非门电路和所述下与非门电路均与所述时钟信号CLK连接，所述上与非门电路的输入端与所述上升沿计数器第N个所述D触发器的输出端连接，所述上与非门电路的输出端与所述上升沿计数器第一个所述D触发器的CLK端连接，所述下与非门电路的输入端与所述下降沿计数器第N个所述D触发器的输出端连接，所述下与非门电路的输出端与所述下降沿计数器第一个所述D触发器的CLK端连接。6.如权利要求1所述的针对逻辑端口的双边数字滤波电路，其特征在于:所述S-R锁存器电路包括电路组成相同的第一与非门电路和第二与非门电路，所述第一与非门电路的一个输入端与所述上升沿计数器的输出端连接，所述第二与非门电路的一个输入端与所述下降沿计数器的输出端连接，所述第一与非门电路的输出端与所述第二与非门电路的另一个输入端连接，所述第二与非门电路的输出端与所述第一与非门电路的另一个输入端连接，所述第二与非门电路的输出端连接有反相器，所述反相器的输出端与所述输出信号OUT连接。
【文档编号】H03H17/02GK105897220SQ201610195226
【公开日】2016年8月24日
【申请日】2016年3月31日
【发明人】杜香聪
【申请人】珠海矽尚科技有限公司