一种数字式噪声干扰源系统的制作方法
【专利摘要】本发明提供了一种数字式噪声干扰源系统，包括FPGA模块、DDS模块和锁相环模块；所述FPGA模块前级接入频率装订信号、后级输出控制信号给DDS模块和锁相环模块，锁相环模块输出参考信号至DDS模块，DDS模块输出合成的噪声干扰信号；所述FPGA模块内设置ROM，ROM中存取高斯白噪声数字模型。本发明可产生频率0Hz?1400MHz范围带宽可调的宽带高斯白噪声干扰信号，具有噪声模型变换灵活、输出频率高、带宽宽和系统简单等优点，不仅能对雷达系统进行噪声干扰测试，也可作为飞机等载体的干扰设备。
【专利说明】
一种数字式噪声干扰源系统
技术领域
[0001 ]本发明涉及一种数字式噪声干扰源系统。【背景技术】
[0002]现有的数字随机噪声通过随机数表达，由于控制器和存储器的精度有限，现有的随机数产生算法均为伪随机数产生算法。这种方法算法复杂，占用FPGA资源多，并且要求 FPGA速度快，D/A转换速率高，同时产生的噪声信号频率低、带宽窄。
【发明内容】
[0003]为解决上述技术问题，本发明提供了一种数字式噪声干扰源系统，该数字式噪声干扰源系统可产生频率〇Hz-1400MHz范围带宽可调的宽带高斯白噪声干扰信号，具有噪声模型变换灵活、输出频率高、带宽宽和系统简单等优点。
[0004]本发明通过以下技术方案得以实现。
[0005]本发明提供的一种数字式噪声干扰源系统，包括FPGA模块、DDS模块和锁相环模块;所述FPGA模块前级接入频率装订信号、后级输出控制信号给DDS模块和锁相环模块，锁相环模块输出参考信号至DDS模块，DDS模块输出合成的噪声干扰信号；所述FPGA模块内设置ROM，ROM中存取高斯白噪声数字模型。
[0006]所述FPGA模块通过并行配置内部的CFR1寄存器和CFR2寄存器，生成高24位频率控制字和高8位的幅度控制字，然后从ROM中读取数字模型，结合高24位频率控制字和高8位的幅度控制字发送至DDS模块生成噪声信号。
[0007]所述DDS模块生成噪声的频率，由高24位频率控制字中的起始频率，以390.625kHz 的大步进256点、每段390.625kHz中以97.65625Hz小步进4000点生成。
[0008]所述锁相环模块采用HMC833芯片，所述FPGA模块对锁相环模块的控制在于，初始化之后依次配置:
[0009]①RegOOh寄存器，进行软件复位并从复位状态释放出来；[〇〇1〇]②RegOFh寄存器，设置输出指示；[〇〇11]③Reg02h寄存器，设置参考支路分频比；[〇〇12]④Reg06h寄存器，设置芯片工作模式；[〇〇13]⑤Reg07h寄存器，设置锁定检测的时间窗口；[〇〇14]⑥Reg08h寄存器，模拟使能寄存器设定；[〇〇15]⑦Reg09h寄存器，设置电荷栗的电流和补偿电流；[〇〇16]⑧Reg05h寄存器，其配置VC0子系统；[〇〇17]⑨Reg03h寄存器，设置反馈分频比的整数部分值；[〇〇18]⑩Reg04h寄存器，设置反馈分频比的小数部分值。
[0019] 所述FPGA模块采用XC6SLX9。[〇〇2〇] 所述DDS模块采用AD9914。
[0021]本发明的有益效果在于:可产生频率0Hz-1400MHz范围带宽可调的宽带高斯白噪声干扰信号，具有噪声模型变换灵活、输出频率高、带宽宽和系统简单等优点，不仅能对雷达系统进行噪声干扰测试，也可作为飞机等载体的干扰设备。【附图说明】[〇〇22]图1是本发明的结构示意图；
[0023]图2是本发明的噪声信号产生过程示意图。【具体实施方式】
[0024]下面进一步描述本发明的技术方案，但要求保护的范围并不局限于所述。[〇〇25]由MATLAB产生高精度的高斯白噪声数字模型，将数字模型存储在XC6SLX9中的块 ROM中，通过软件编程读取XC6SLX9中的ROM中的噪声数据，将读取的噪声数据通过并行端口实时送给AD9914进行幅度控制，每个噪声数据对应一个频率点，不同的噪声数据对应的频率不同；为了实现高斯白噪声，则噪声数据均匀的分布在一定带宽的频域上;为了实现频谱特性可控且相参，需用AD9914提供的系统时钟作为FPGA模块的工作时钟；同时FPGA模块还控制HMC833的锁相环来产生AD9914的参考输入信号，保证AD9914能够正常工作。[〇〇26]如图1所示，本发明中FPGA模块要完成系统通信、控制锁相环芯片HMC833芯片和 DDS芯片AD9914。如图2所示，FPGA模块的SPI接口接收到所需干扰信号的频率信息，FPGA模块根据频率信息产生用于控制AD9914的频率控制字，然后对AD9914进行初始化，采用将F0 ?F3引脚设置为0000的并行编程模式配置CFR1和CFR2寄存器，幅度控制必须通过CFR1寄存器中的0SK使能位开启(0x00 [ 8 ])。[〇〇27] 配置完CFR1与CFR2后，将F0?F3引脚设置为0110的24位部分?了1控制和8位部分幅度控制模式，用于D[31:0]引脚发送高24位频率控制字和高8位的幅度控制字。本系统由于是噪声源，所以相位不予控制。在本方案中，生成频率控制值为32位，12位的幅度控制字由 MATLAB产生的高斯白噪声模型产生，该数据存放在单端口块ROM中，FPGA程序可直接读取。 在系统程序调用频率控制字和幅度控制字时分别做了截断处理，这样既可以保证系统处理速度的同时又再次增加了产生噪声信号的随机性。[〇〇28]系统实现100MHz带宽噪声信号实现过程为:设起始频率控制字为START，每次以 32’hl00为步进量增加，一直增加到START+32’hFA000为止，此时，频率控制字FTW增加32’ hFAOOO。然后，START以FTW+32 ’ hFAOOO为初值，继续以32 ’ hl00为步进量增加，以此循环，直至IJFTW大于等于FTW+32 ’ hFA00000为止，然后将START和FTW从新赋初值，系统中START和FTW 的赋初值相同。这样就实现了系统以390.625kHz的大步进256点达到100MHz带宽的要求，并且在每个大步进的390.625kHz内，以97.65625Hz的小步进4000点完成，这样既保证了 100MHz的带宽要求，同时实现了 97.65625Hz的频率细分，频谱覆盖更为紧密。[〇〇29]系统在DDS初始化的同时对锁相环模块进行初始化，然后依次配置HMC833芯片的 RegOOh寄存器，进行软件复位并从复位状态释放出来；RegOFh寄存器，设置输出指示； Reg02h寄存器，设置参考支路分频比;Reg06h寄存器，设置芯片工作模式;Reg07h寄存器，设置锁定检测的时间窗口； Reg08h寄存器，模拟使能寄存器设定;Reg09h寄存器，设置电荷栗的电流和补偿电流;Reg05h寄存器，其配置VC0子系统;Reg03h寄存器，设置反馈分频比的整数部分值;Reg04h寄存器，设置反馈分频比的小数部分值。其中Reg02h寄存器赋值14 ’ h2， Reg03h寄存器赋值19 ’ h20，Reg04h寄存器赋值24 ’ hC49BA5，Reg05h寄存器赋值16 ’ hi控制锁相环模块输出1.6384GHz的参考信号。
【主权项】
1.一种数字式噪声干扰源系统，包括FPGA模块、DDS模块和锁相环模块，其特征在于:所 述FPGA模块前级接入频率装订信号、后级输出控制信号给DDS模块和锁相环模块，锁相环模 块输出参考信号至DDS模块，DDS模块输出合成的噪声干扰信号;所述FPGA模块内设置ROM， ROM中存取高斯白噪声数字模型。2.如权利要求1所述的数字式噪声干扰源系统，其特征在于:所述FPGA模块通过并行配 置内部的CFR1寄存器和CFR2寄存器，生成高24位频率控制字和高8位的幅度控制字，然后从 ROM中读取数字模型，结合高24位频率控制字和高8位的幅度控制字发送至DDS模块生成噪声信号。3.如权利要求1所述的数字式噪声干扰源系统，其特征在于:所述DDS模块生成噪声的 频率，由高24位频率控制字中的起始频率，以390.625kHz的大步进256点、每段390.625kHz 中以97.65625Hz小步进4000点生成。4.如权利要求1所述的数字式噪声干扰源系统，其特征在于:所述锁相环模块采用 HMC833芯片，所述FPGA模块对锁相环模块的控制在于，初始化之后依次配置:①RegOOh寄存器，进行软件复位并从复位状态释放出来；②RegOFh寄存器，设置输出指示；③Reg02h寄存器，设置参考支路分频比；④Reg06h寄存器，设置芯片工作模式；⑤Reg07h寄存器，设置锁定检测的时间窗口；⑥Reg08h寄存器，模拟使能寄存器设定；⑦Reg09h寄存器，设置电荷栗的电流和补偿电流；⑧Reg05h寄存器，其配置VC0子系统；⑨Reg03h寄存器，设置反馈分频比的整数部分值；⑩Reg04h寄存器，设置反馈分频比的小数部分值。5.如权利要求1所述的数字式噪声干扰源系统，其特征在于:所述FPGA模块采用 XC6SLX9。6.如权利要求1所述的数字式噪声干扰源系统，其特征在于:所述DDS模块采用AD9914。
【文档编号】H03L7/099GK106027042SQ201610348693
【公开日】2016年10月12日
【申请日】2016年5月24日
【发明人】姜虹旭
【申请人】贵州航天电子科技有限公司