一种频率响应与系数量化位数弱相关的半带滤波器结构的制作方法
【专利摘要】本发明公开了一种频率响应与系数量化位数弱相关的半带滤波器结构，包括前置滤波模块、多路选择器模块、加法器模块、乘法器模块和延迟功能模块，在保持半带滤波器传递函数不变的情况下，减小了半带滤波器频率响应对系数量化位数的依赖程度。本发明将半带滤波器拆分为两个子滤波器级联，其中一子滤波器的频率响应不依赖于系数，从而可降低整个半带滤波器频率响应对系数扰动的影响。与传统的实现结构相比，本发明实现相同的滤波器性能所需的系数量化位数较小，可降低滤波运算过程中的运算量，进而可以降低功率消耗、节省硬件资源、降低成本。
【专利说明】
-种频率响应与系数量化位数弱相关的半带滤波器结构
技术领域
[0001] 本发明设及数字集成电路技术领域，具体设及一种频率响应与系数量化位数弱相 关的半带滤波器结构。
【背景技术】
[0002] 在通信系统、接口电路、软件无线电等应用领域中，需要对数字信号的采样频率进 行转换，抽取滤波器即完成的是对信号的降采样。抽取半带滤波器W其优异的通带波纹，阻 带衰减控制能力，广泛的应用于多速率信号处理系统中。图1为传统抽取半带滤波器的结构 原理图，该抽取半带滤波器由抗混叠低通滤波器和降采样模块两部分组成。降采样模块对 信号进行降采样处理，即在原始的采样序列中每隔两个时钟周期取出一个数据，提供2倍的 降采样;信号经过降采样后，信号的频带将会展宽与降采样因子相同的倍数，根据采样定理 可知，运时信号的频谱非常容易产生混叠，从而引起信号失真，所W输入信号在降采样前应 先通过抗混叠滤波处理，合理的设置滤波器的通带截止频率来限制输出信号的最大频率， 进而避免出现频谱混叠。抽取半带滤波器的通带纹波和阻带纹波相等，通带和阻带相对于 二分之一奈奎斯特频率对称，其系数近一半为零，且系数具有偶对称特性。由于系数为零的 部分在运算过程中不消耗运算量，所W运算复杂度减少近一半。而且系数对称，可W通过共 享硬件的方法减少乘法器模块。因此，半带滤波器在多速率信号处理系统中应用非常普遍。
[0003] 在实际的电路实现过程中，半带滤波器的频率响应受滤波器系数量化的影响较 大，系数量化的有限精度势必会改变滤波器传递函数的零极点，进而改变其频率响应;为了 降低系数量化对滤波器频率特性的影响，系数量化位数一般取得较大，运会增加硬件开销 和面积。因此，在保证滤波器性能的前提下，降低滤波器系数量化位数具有积极意义。
【发明内容】
[0004] 发明目的：为了克服现有技术中存在的不足，本发明提供一种频率响应与系数量 化位数弱相关的半带滤波器结构，在保证半带滤波器性能的前提下，减少了滤波器系数量 化位数，减少了硬件开销，降低了功耗。
[0005] 技术方案:为实现上述目的，本发明采用的技术方案为:一种频率响应与系数量化 位数弱相关的半带滤波器结构，其特征在于:包括前置滤波模块、多路选择器模块、加法器 模块、m个乘法器模块和2(m-l)个延迟功能模块，其中，m为大于等于1的自然数，η为半带滤 波器的阶数，满足n = 4m-2;
[0006] 所述的前置滤波模块包括一个延时单元和一个两输入加法器;所述延时单元的输 入端为所述的前置滤波模块的输入端，且延时单元的输入端与所述的两输入加法器的第一 输入端相连;所述延时单元的输出端与两输入加法器的第二输入端相连;所述两输入加法 器的输出端为前置滤波模块的输出端;且两输入加法器的输出端与多路选择器模块的输入 端相连;所述的前置滤波模块的输入端接收输入信号；
[0007] 所述的加法器模块包括第一两输入加法器和第二两输入加法器;所述第一两输入 加法器的第一输入端为多路选择器模块第一输出端，第一两输入加法器的第二输入端为多 路选择器模块第一输出端的负值;所述第二两输入加法器的第一输入端为多路选择器模块 第一输出端，所述第二两输入加法器的第二输入端为多路选择器模块第二输出端；
[000引所述乘法器模块的第一输入端均与固定的系数曰日、曰1、…am-1相连;乘法器模块包括 若干乘法器，第1个乘法器的第二输入端与第二两输入加法器的输出端相连;第i个乘法器 的第二输入端与所述的第一两输入加法器的输出端相连，其中，i声1，且i为小于m的自然 数；
[0009] 所述的延迟功能模块包括2(m-l)个第一延迟功能模块;第一延迟功能模块包括一 个延时单元和第二两输入加法器;延时单元的输入端为延迟功能模块的第一输入端，延时 单元的输入端与乘法器模块中第m个乘法器的输出端的负值相连;延时单元的输出端接入 第二两输入加法器第一输入端;第二两输入加法器第二输入端为延迟功能模块的第二输入 端，第二两输入加法器第二输入端与乘法器模块中第m-1个乘法器的输出端的负值相连;第 二两输入加法器的输出端为延迟功能模块的输出端;第k延迟功能模块的第一输入端与第 k-1延迟功能模块的输出端相连，第k延迟功能模块的第二输入端与所述的乘法器模块中第 m-k个乘法器的输出端的负值相连;k为大于1小于m-1的自然数;当k大于或者等于m-1时，第 k个延迟功能模块的第一输入端与第k-1延迟功能模块的输出端相连，第k延迟功能模块的 第二输入端与所述的乘法器模块中第k-m+2个乘法器的输出端相连;第2(m-l)个延迟功能 模块的输出端产生输出信号。
[0010] 所述前置滤波模块和多路选择器模块的时钟端接收时钟信号，时钟信号的频率与 输入信号的采样频率相等;所述延迟功能模块的时钟端接收的时钟信号的频率为输入信号 的采样频率的一半。
[0011] 所述乘法器模块的第一输入端连接通过正则符号编码法确定的乘法系数。
[0012] 有益效果：本发明提供的一种频率响应与系数量化位数弱相关的半带滤波器结 构，在抽取半带滤波器在实际的电路实现时，其滤波系数量化的有限精度势必会影响滤波 器的频率响应，使滤波性能下降。系数量化位数越大，则滤波器的频率响应所受的影响越 小，但也同时增加了运算复杂度。本发明所提出的一种滤波器频率特性对系数量化位数敏 感度较低的半带滤波器实现结构，可在保证滤波器滤波性能的前提下，减小系数量化位数， 降低了运算复杂度。
【附图说明】
[0013] 图1为传统抽取半带滤波器的结构原理图；
[0014] 图2为传统直接对称结构14阶抽取半带滤波器的电路原理图；
[0015] 图3为传统转置对称结构14阶抽取半带滤波器的电路原理图；
[0016] 图4为14阶两相结构抽取半带滤波器的电路原理图；
[0017] 图5为采用多路选择器的14阶两相结构抽取半带滤波器的电路原理图；
[0018] 图6为本发明中14阶抽取半带滤波器实现结构；
[0019] 图7为抽取半带滤波器的理想频率特性曲线示意图；
[0020] 图8为传统结构与本发明实现结构在系数量化位数一致时的半带滤波器频率响应 曲线对比；
[0021] 图9为本发明的结构示意图
【具体实施方式】
[0022] 下面结合附图对本发明作更进一步的说明。
[0023] 如图9所示，一种频率响应与系数量化位数弱相关的半带滤波器结构，其特征在 于:包括前置滤波模块10、多路选择器模块20、加法器模块30、m个乘法器模块40和2 (m-1)个 延迟功能模块50,其中，m为大于等于1的自然数，η为半带滤波器的阶数，满足n = 4m-2;
[0024] 所述的前置滤波模块10包括一个延时单元11和一个两输入加法器12;所述延时单 元11的输入端为所述的前置滤波模块10的输入端，且延时单元11的输入端与所述的两输入 加法器12的第一输入端相连;所述延时单元11的输出端与两输入加法器12的第二输入端相 连;所述两输入加法器12的输出端为前置滤波模块10的输出端;且两输入加法器12的输出 端与多路选择器模块20的输入端相连;所述的前置滤波模块10的输入端接收输入信号；
[0025] 所述的加法器模块30包括第一两输入加法器31和第二两输入加法器32;所述第一 两输入加法器31的第一输入端为多路选择器模块20第一输出端，第一两输入加法器31的第 二输入端为多路选择器模块20第一输出端的负值;所述第二两输入加法器32的第一输入端 为多路选择器模块20第一输出端，所述第二两输入加法器32的第二输入端为多路选择器模 块20第二输出端；
[0026] 所述乘法器模块40的第一输入端均与固定的系数ao、ai、…am-i相连;乘法器模块包 括若干乘法器，第1个乘法器的第二输入端与第二两输入加法器32的输出端相连;第i个乘 法器的第二输入端与所述的第一两输入加法器31的输出端相连，其中，i声1，且i为小于m的 自然数；
[0027] 所述的延迟功能模块50包括2(m-l)个第一延迟功能模块51;第一延迟功能模块51 包括一个延时单元51a和第二两输入加法器5化;延时单元51a的输入端为延迟功能模块51 的第一输入端，延时单元5 la的输入端与乘法器模块40中第m个乘法器的输出端的负值相 连;延时单元51a的输出端接入第二两输入加法器5化第一输入端;第二两输入加法器5化第 二输入端为延迟功能模块51的第二输入端，第二两输入加法器5化第二输入端与乘法器模 块40中第m-1个乘法器的输出端的负值相连;第二两输入加法器51b的输出端为延迟功能模 块51的输出端;第k延迟功能模块的第一输入端与第k-1延迟功能模块的输出端相连，第k延 迟功能模块的第二输入端与所述的乘法器模块40中第m-k个乘法器的输出端的负值相连;k 为大于1小于m-1的自然数;当k大于或者等于m-1时，第k个延迟功能模块的第一输入端与第 k-1延迟功能模块的输出端相连，第k延迟功能模块的第二输入端与所述的乘法器模块40中 第k-m+2个乘法器的输出端相连;第2(m-l)个延迟功能模块的输出端产生输出信号。
[0028] 前置滤波模块10和多路选择器模块20的时钟端接收时钟信号，时钟信号的频率与 输入信号的采样频率相等;所述延迟功能模块50的时钟端接收的时钟信号的频率为输入信 号的采样频率的一半。
[0029] 乘法器模块的第一输入端连接通过正则符号编码法确定的乘法系数。
[0030] 实施例：
[0031 ] -个2N阶半带滤波器的传递函数可表示为：
[0032]
(1)
[0033] 由式（1)可得到抽取半带滤波器的直接对称实现结构，如图2所示，W -14阶抽取 半带滤波器为例。输入信号依次进入14个延迟寄存器，原始输入信号与第14延迟寄存器 (D14)的输出数据输入第一加法器求(A1)和，然后将求和后的数据输入到第一个乘法器 (Ml)与滤波器的第一系数相乘;第二延迟寄存器(D2)的输出数据与第12延迟寄存器(D12) 的输出数据输入第二加法器(A2)求和，然后将求和后的数据输入到第二乘法器(M2)与滤波 器的第Ξ系数相乘;依次到第6延迟寄存器化6)的输出数据与第8延迟寄存器(D8)的输出数 据输入到第四加法器(A4)求和，然后将求和后的数据输入到第四个乘法器(M4)与滤波器的 第屯系数相乘;第7延迟寄存器(D7)的输出数据输入到第五乘法器(M5)与滤波器的第八系 数相乘;对所有乘法器的输出数据求和，然后将求和后的数据通过降采样模块进行2倍降采 样处理，即可得到最后抽取半带滤波器的输出数据。
[0034] 对直接对称结构进行转置就可得到直接对称结构的转置形式，如图3所示。它具有 直接对称结构的优点，而且在转置型结构中输入数据不会直接输入到寄存器中，而是对乘 累加后的结果进行寄存，运样在输出路径上只有1个乘法和1个加法运算，与直接对称结构 相比，延时较小。
[0035] 无论是直接对称结构还是转置对称结构，所有延迟寄存器的工作时钟为输入信号 的采样频率，输出信号的数据速率为输入信号的采样频率的二分之一。对于14阶抽取半带 滤波器，对称结构利用系数的对称性，共享了 4个乘法器，减少了硬件开销，降低了功耗。但 是对称结构的延迟寄存器、加法器与乘法器均工作在降采样之前的频率，其功耗较高且每 两个运算结果中取一个作为最终的输出，有一半的运算量是冗余的。
[0036] 为了提高计算效率，减小不必要的运算且使各模块工作在较低的时钟频率，多采 样滤波器通常采用两相实现结构。将滤波器的单位冲激响应分成2部分:偶支路Po(n)和奇 支路Pi (η)，
[0037] P〇(n)=h(2n)，n = 0，l，2，...，N/2 (2)
[003引 Pi(n)=h(2n+l)，n = 0，l，2，...，N/2-l (3)
[0039] 图4为14阶两相结构抽取半带滤波器的实现结构图。与传统转置结构的抽取半带 滤波器相比，两相结构的降采样模块移动到电路的最前面，即在滤波之前进行抽取，此时由 于两相结构的特性，会需要两个降采样模块，同时两个降采样模块之间产生一个延时间 隔。由于降采样模块的前移，根据置换原则，两个乘法器间的延迟间隔由两个变为一个。总 的延迟寄存器的数量减少为7个，节约了一半的延迟寄存器。同时滤波器中寄存器、加法器 与乘法器仅工作在降采样后的采样频率上，功耗相比转置或直接结构能较大的减少。
[0040] 如图5所示，两个降采样模块和一个延迟寄存器在功能上等同于一个多路选择器 (MUX)，多路选择器的选择控制信号为降采样后的时钟信号，当时钟信号为1时，多路选择器 Μ选通第一输出端的信号；当时钟信号为0时，多路选择器Μ选通第二输出端的信号，多路选 择器的切换间隔相当于一个单位延迟间隔，所W降采样模块可被多路选择器替换，减少了 硬件开销，降低了功耗。
[0041] 在本发明中，为了进一步节省硬件资源和降低功耗，在保证滤波性能的前提下，减 小滤波器的系数量化位数，具体工作原理如下：
[0042] 对于位于单位圆上的z，即z = ejw，式（1)又可变换为：
[0043]
(4)
[0044] 对于一个典型的半带低通滤波器，其在直流处(w = 0)的幅值近似为1，即：
[0045]
树
[0046] 半带滤波器具有如下性质:= ，因此，可W得到：
[0047]
简
[004引由式(6)可知，半带滤波器在z = -l处有一个零点，于是可W从半带滤波器的传递 函数中分解出一个乘积因子(1+z^)，则一个14阶的半带滤波器的传递函数可表示为：
[0054] 由式(9)可W发现，其等式右边的大括号里也有一个z = -l处的零点不依赖于滤波 器的系数，运是因为半带滤波器的频率响应W23I为周期，并且它的频率响应关于点W = 3I对 称，所W不仅H(e叫的幅值为零，且它的导数在w = 3i处也为零，z = -l是一个二阶零点。因此， 无论系数如何变化，滤波器的二阶零点z = -l保持不变。
[0055] 由式(9)可得到本发明频率响应对系数量化位数敏感度较低的半带滤波器实现结 构，如图6所示。从图6可W看出，本发明的半带滤波器的实现结构与两相实现结构图4相比， 少了一个乘法器，因为由式(6)可W看出系数ho可W用其他系数表示，是一个冗余量。
[0056] 本实施例的输入信号X (η)的采样频率为1.625MHz，通带截至频率为356.25kHz，阻 带起始频率为456.25曲Z，阻带衰减大于60地。
[0057] 图7为抽取半带滤波器的理想频率特性曲线示意图。图8为两相结构与本发明实现 结构在系数量化位数为10位时的半带滤波器频率响应曲线对比。图7和图8的横坐标均为频 率，纵坐标表示大小。
[0058] 由图8可W发现，在系数量化位数为10位时，本实施例的频率特性曲线与两相结构 相比，阻带衰减相差了大约17地，本实施例的频率特性曲线更接近理想情况。
[0059] W上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人 员来说，在不脱离本发明原理的前提下，还可W做出若干改进和润饰，运些改进和润饰也应 视为本发明的保护范围。
【主权项】
1. 一种频率响应与系数量化位数弱相关的半带滤波器结构，其特征在于:包括前置滤 波模块（10)、多路选择器模块(20)、加法器模块(30)、m个乘法器模块(40)和2(m-l)个延迟 功能模块(50)，其中，m为大于等于1的自然数，η为半带滤波器的阶数，满足n = 4m-2。2. 如权利要求1所述的一种频率响应与系数量化位数弱相关的半带滤波器结构，其特 征在于:所述的前置滤波模块（10)包括一个延时单元（11)和一个两输入加法器（12);所述 延时单元（11)的输入端为所述的前置滤波模块（10)的输入端，且延时单元(11)的输入端与 所述的两输入加法器(12)的第一输入端相连;所述延时单元（11)的输出端与两输入加法器 (12)的第二输入端相连;所述两输入加法器（12)的输出端为前置滤波模块（10)的输出端； 且两输入加法器（12)的输出端与多路选择器模块(20)的输入端相连;所述的前置滤波模块 (1 〇)的输入端接收输入信号； 所述的加法器模块(30)包括第一两输入加法器(31)和第二两输入加法器(32);所述第 一两输入加法器(31)的第一输入端为多路选择器模块(20)第一输出端，第一两输入加法器 (31)的第二输入端为多路选择器模块(20)第一输出端的负值;所述第二两输入加法器(32) 的第一输入端为多路选择器模块(20)第一输出端，所述第二两输入加法器(32)的第二输入 端为多路选择器模块(20)第二输出端； 所述乘法器模块(40)的第一输入端均与固定的系数、…am-i相连;乘法器模块包括 若干乘法器，第1个乘法器的第二输入端与第二两输入加法器(32)的输出端相连;第i个乘 法器的第二输入端与所述的第一两输入加法器(31)的输出端相连，其中，i辛1，且i为小于m 的自然数； 所述的延迟功能模块（50)包括2(m-l)个第一延迟功能模块(51);第一延迟功能模块 (51)包括一个延时单元(51a)和第二两输入加法器(51b);延时单元(51a)的输入端为延迟 功能模块(51)的第一输入端，延时单元(51a)的输入端与乘法器模块(40)中第m个乘法器的 输出端的负值相连;延时单元(51a)的输出端接入第二两输入加法器(51b)第一输入端;第 二两输入加法器(51b)第二输入端为延迟功能模块(51)的第二输入端，第二两输入加法器 (5lb)第二输入端与乘法器模块(40)中第m-Ι个乘法器的输出端的负值相连;第二两输入加 法器(51 b)的输出端为延迟功能模块(51)的输出端;第k延迟功能模块的第一输入端与第k-1延迟功能模块的输出端相连，第k延迟功能模块的第二输入端与所述的乘法器模块(40)中 第m-k个乘法器的输出端的负值相连;k为大于1小于m-Ι的自然数;当k大于或者等于m-Ι时， 第k个延迟功能模块的第一输入端与第k-Ι延迟功能模块的输出端相连，第k延迟功能模块 的第二输入端与所述的乘法器模块(40)中第k-m+2个乘法器的输出端相连;第2(m-l)个延 迟功能模块的输出端产生输出信号。3. 如权利要求2所述的一种频率响应与系数量化位数弱相关的半带滤波器结构，其特 征在于，所述前置滤波模块（10)和多路选择器模块(20)的时钟端接收时钟信号，时钟信号 的频率与输入信号的采样频率相等;所述延迟功能模块(50)的时钟端接收的时钟信号的频 率为输入信号的采样频率的一半。4. 如权利要求2所述的一种频率响应与系数量化位数弱相关的半带滤波器结构，其特 征在于，所述乘法器模块(40)的第一输入端连接通过正则符号编码法确定的乘法系数。
【文档编号】H03H17/06GK106059530SQ201610353408
【公开日】2016年10月26日
【申请日】2016年5月25日
【发明人】吴建辉, 张俊, 陈超, 黄成 , 李红
【申请人】东南大学