半导体装置的制造方法

半导体装置的制造方法
【专利摘要】一种半导体装置，提高半导体装置的性能。半导体装置具备具有栅电极(3g)、源电极(3s)以及漏电极(3d)的常开型的结型FET(3)和具有栅电极(4g)、源电极(4s)以及漏电极(4d)的常闭型的MOSFET(4)。结型FET(3)的源电极(3s)与MOSFET(4)的漏电极(4d)进行电连接，从而结型FET(3)与MOSFET(4)串联地连接。结型FET(3)的栅电极(3g)与MOSFET(4)的栅电极(4g)进行电连接。
【专利说明】
半导体装置
技术领域
[0001]本发明涉及半导体装置，例如能够适合利用于功率半导体装置以及使用它的系统。
【背景技术】
[0002]由动作电压高且能够流过大电流的场效应晶体管(FieldEffect Transistor:FET)、所谓的功率晶体管构成的开关元件广泛地使用于信息设备、家电、车载设备等的电源、电动机驱动装置等。
[0003]作为这样的开关元件，有使用了共源共栅(Cascode)连接方式的开关元件。使用了共源共栅连接方式的开关元件例如具有常开型的结型FET(结型场效应晶体管(Junct1nField Effect Transistor:JFET))和常闭型的MOSFET(金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor))，常开型的结型FET与常闭型的MOSFET串联地连接。
[0004]在日本特表2014-512765号公报(专利文献I)中，公开了如下技术:在开关中，具备第一常开半导体装置和第一常关半导体装置，第一常开半导体装置的源极连接到第一常关半导体装置的漏极。
[0005]在日本专利5012930号公报(专利文献2)中，公开了如下技术:在混合动力装置中，具备常开型的SiC-JFET和常闭型的S1-MOSFET，通过连接SiC-JFET的源极和S1-MOSFET的漏极，从而将SiC-JFET和S1-MOSFET进行共源共栅连接。
[0006]在日本特开2014-3110号公报(专利文献3)中，公开了如下技术:在半导体装置中，具备常闭型的硅晶体管和常开型的化合物晶体管，该常开型的化合物晶体管的源极-漏极路径经由硅晶体管的源极-漏极路径而在一对端子之间耦合。
[0007]【现有技术文献】
[0008]【专利文献】
[0009]【专利文献I】日本特表2014-512765号公报
[0010]【专利文献2】日本专利5012930号公报[0011 ]【专利文献3】日本特开2014-3110号公报

【发明内容】

[0012]在结型FET为常开型的结型FET的情况下，即使是在结型FET为导通状态时，也从源极层通过与栅极层相邻的部分的漂移层，电荷载体流向漏极区域。但是，在对结型FET的栅极层施加的电压为OV时，在结型FET中，在与栅极层相邻的部分的漂移层中，容易形成耗尽层。由此，在漂移层中，电荷载体能够流过的部分的宽度、所谓的有效的源极宽度变窄，结型FET的导通电阻增加。
[0013]另一方面，为了降低结型FET的导通电阻，例如扩大了相邻的2个栅极层之间的间隔的情况下，结型FET的耐压降低。这样，在结型FET中，提高耐压且降低导通电阻是困难的。因此，在具有成为了共源共栅连接的结型FET和MOSFET的半导体装置中，提高耐压且降低导通电阻也是困难的，也无法提高半导体装置的特性。
[0014]根据本说明书的记载以及附图，应该清楚其他的课题和新的特征。
[0015]根据一实施方式，半导体装置具有常开型的结型FET和常闭型的MOSFET。结型FET的源电极与MOSFET的漏电极进行电连接，从而结型FET与MOSFET串联地连接。结型FET的栅电极与MOSFET的栅电极进行电连接。
[0016]此外，根据其他的实施方式，半导体装置具有常开型的结型FET、常闭型的M0SFET、对结型FET的栅电极施加电压的电压施加部。结型FET的源电极与MOSFET的漏电极进行电连接，从而结型FET与MOSFET串联地连接。电压施加部将与在将结型FET设为截止状态时施加到结型FET的栅电极的电压的极性相反的极性的电压，在MOSFET为导通状态时施加到结型FET的栅电极。
[0017]根据一实施方式，能够提高半导体装置的性能。
【附图说明】
[0018]图1是表示实施方式I的半导体装置的结构的电路图。
[0019]图2是表示实施方式I的半导体装置的结构的电路图。
[0020]图3是表示实施方式I中的形成了结型FET的半导体芯片的结构的俯视图。
[0021]图4是表示实施方式I中的形成了结型FET的半导体芯片的结构的主要部分剖视图。
[0022]图5是表示实施方式I中的形成了MOSFET的半导体芯片的结构的俯视图。
[0023]图6是表示实施方式I中的形成了MOSFET的半导体芯片的结构的主要部分剖视图。
[0024]图7是表示使用实施方式I的半导体装置的电子系统的一例的电路框图。
[0025]图8是表示使用实施方式I的半导体装置的智能功率模块的一例的电路框图。
[0026]图9是示意性地表示使用实施方式I的半导体装置的智能功率模块的一例的俯视图。
[0027]图10是示意性地表示使用实施方式I的半导体装置的功率模块的一例的俯视图。
[0028]图11是示意性地表示使用实施方式I的半导体装置的功率模块的一例的俯视图。
[0029]图12是表示比较例的半导体装置的结构的电路图。
[0030]图13是表示比较例中的形成了结型FET的半导体芯片的结构的主要部分剖视图。
[0031]图14是表示实施方式I的第一变形例的半导体装置的结构的电路图。
[0032]图15是表示实施方式I的第二变形例的半导体装置的结构的电路图。
[0033]图16是表示实施方式2的半导体装置的结构的电路图。
[0034]图17是表示实施方式3的半导体装置的结构的电路图。
[0035]图18是表示实施方式3中的形成了MOSFET的半导体芯片的结构的俯视图。
[0036]图19是表示实施方式3中的形成了MOSFET的半导体芯片的结构的主要部分剖视图。
[0037]图20是示意性地表示使用实施方式3的半导体装置的智能功率模块的一例的俯视图。
[0038]图21是示意性地表示使用实施方式3的半导体装置的功率模块的一例的俯视图。
[0039]图22是示意性地表示使用实施方式3的半导体装置的功率模块的一例的俯视图。
【具体实施方式】
[0040]在以下的实施方式中，为了方便，在必要时，分割为多个部分或者实施方式而说明，但除了特别明示的情况之外，它们并非相互无关，处于一个是另一个的一部分或者全部的变形例、细节、补充说明等的关系。
[0041]此外，在以下的实施方式中，提及元素的数等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及在原理上明确地限定于特定的数的情况等之外，并不限定于其特定的数，也可以是特定的数以上以及以下。
[0042]进一步，在以下的实施方式中，除了特别明示的情况以及在原理上明确认为是必须的情况等之外，其结构元素(还包括元素步骤等)并不是必须是理所当然的。同样地，在以下的实施方式中，在言及结构元素等的形状、位置关系等时，除了特别明示的情况以及在原理上明确认为不是那样的情况等之外，包括实质上近似于或者类似于其形状等的形状等。这对于上述数值以及范围也是同样的。
[0043]以下，基于附图详细说明代表性的实施方式。另外，在用于说明实施方式的全部附图中，对于具有相同的功能的构件赋予相同的标号，省略其重复的说明。此外，在以下的实施方式中，除了特别必要时之外，原则上不重复相同或者同样的部分的说明。
[0044]进一步，在实施方式中使用的附图中，为了容易看清附图，存在即使是剖视图也省略影线的情况。此外，为了容易看清附图，存在即使是俯视图也附加影线的情况。
[0045]此外，在以下的实施方式中，例示半导体装置包括作为MISFET(金属绝缘体半导体场效应晶体管(Metal Insulator Semiconductor Field Effect Transistor))的一种的MOSFET的例进行说明。但是，半导体装置也可以是包括除了MOSFET以外的各种MISFET的半导体装置。
[0046](实施方式I)
[0047]以下，参照附图详细说明实施方式I的半导体装置。
[0048]<半导体装置的电路结构>
[0049]首先，说明本实施方式I的半导体装置的电路结构。图1以及图2是表示实施方式I的半导体装置的结构的电路图。
[0050]如图1所示，半导体装置具有半导体芯片1、半导体芯片2、端子G、端子D。在半导体芯片I中，形成常开型的结型FET3，在半导体芯片2中，形成常闭型的M0SFET4。结型FET3具有栅电极3g、源电极3s以及漏电极3cLM0SFET4具有栅电极4g、源电极4s以及漏电极4d。能够将结型FET3设为η沟道型的结型FET，将M0SFET4设为η沟道型的MOSFET。
[0051]在本申请说明书中，常开型的FET意味着，在没有对栅电极施加电压时为导通的状态、即导通状态，在源电极和漏电极之间电流流过的FET。另一方面，常闭型的FET意味着，在没有对栅电极施加电压时为没有导通的状态、即截止状态，在源电极和漏电极之间电流不流过的FET。
[0052]因此，常开型的结型FET3意味着，在没有对栅电极3g施加电压时、即栅电极3g的电位为接地电位(OV)时为导通状态的结型FET。例如，在常开型的结型FET3为η沟道型的结型FET的情况下，阈值电压为负。
[0053]此外，常闭型的M0SFET4意味着，在没有对栅电极4g施加电压时、即栅电极4g的电位为接地电位(OV)时为截止状态的MOSFET。例如，在常闭型的M0SFET4为η沟道型的MOSFET的情况下，阈值电压为正。
[0054]另外，也将图1所示的本实施方式I的半导体装置称为开关元件SW(在以下的各变形例以及各实施方式中，也是同样的)。
[0055]结型FET3的源电极3s与M0SFET4的漏电极4d进行电连接，结型FET3的漏电极3d与端子D进行电连接。M0SFET4的栅电极4g例如经由作为输入电阻的电阻Rl而与端子G进行电连接，M0SFET4的源电极4s接地。即，M0SFET4的源电极4s的电位等于接地电位。
[0056]因此，结型FET3和M0SFET4在端子D和接地电位之间串联地连接。将这样的连接称为共源共栅连接。即，半导体装置在端子D和接地电位之间具有共源共栅连接的结型FET3和M0SFET4。
[0057]如前所述，结型FET3是η沟道型的结型FET，M0SFET4是η沟道型的MOSFET。在这样的情况下，通过结型FET3的源电极3s与M0SFET4的漏电极3d进行电连接，能够将结型FET3与M0SFET4进行共源共栅连接、即串联地连接。
[0058]另外，在结型FET3为η沟道型的结型FET、M0SFET4为P沟道型的MOSFET的情况下，结型FET3的源电极3s与M0SFET4的源电极4s进行电连接。
[0059]在M0SFET4的漏电极4d与源电极4s之间，连接有二极管5。二极管5的阳极5a与M0SFET4的源电极4s进行电连接，二极管5的阴极5c与M0SFET4的漏电极4d进行电连接。该二极管5是在M0SFET4的结构上形成的寄生二极管。
[0060 ] 优选地，M0SFET4包括由硅(S i)构成的半导体区域，结型FET3包括由带隙比硅(S i)大的半导体、例如碳化硅(S i C)构成的半导体区域。由此，能够使结型FET3的耐压比M0SFET4的耐压提高。此外，具有进行了共源共栅连接的结型FET3和M0SFET4的半导体装置的耐压由具有比M0SFET4的耐压更大的耐压的结型FET3所决定。因此，通过结型FET3包括例如由碳化硅(SiC)构成的半导体区域，能够提高半导体装置的耐压。
[0061 ] 在本实施方式I中，结型FET3的栅电极3g与M0SFET4的栅电极4g进行电连接。
[0062 ] 这里，考虑对端子G、即M0SFET4的栅电极4g施加例如15 V左右的正的电压，M0SFET4被导通、即成为导通状态的情况。在这样的情况下，对结型FET3的栅电极3g也施加与施加到M0SFET4的栅电极4g的电压相等或者比施加到M0SFET4的栅电极4g的电压更小的正的电压。因此，如使用后述的图12以及图13所说明，能够降低结型FET3的导通电阻。因此，能够提高半导体装置的耐压且降低导通电阻。
[0063]另外，在对端子G、即M0SFET4的栅电极4g施加例如OV左右的电压而M0SFET4被切断、即成为截止状态时，对结型FET3的栅电极3g也施加与施加到M0SFET4的栅电极4g的电压大致相等的电压。由于结型FET3是常开型的结型FET，所以此时虽然结型FET3是导通状态，但由于与结型FET3进行共源共栅连接的M0SFET4是截止状态，所以在结型FET3中也不会流过电流。
[0064]优选地，半导体装置具有对施加到结型FET3的栅电极3g的电压进行控制的电压控制元件6，结型FET3的栅电极3g经由电压控制元件6而与M0SFET4的栅电极4g进行电连接。由此，能够进行控制，使得对结型FET3的栅电极3g施加与施加到M0SFET4的栅电极4g的电压、例如15V左右的电压不同的电压。
[0065]另外，虽然在实施方式I的第二变形例中使用后述的图15进行说明，但电压控制元件6也可以是对结型FET3的栅电极3g施加电压的电压施加部6a。电压施加部6a将与为了将结型FET3设为截止状态而施加到结型FET3的栅电极3g的电压的极性相反的极性的电压，在M0SFET4为导通状态时施加到结型FET3的栅电极3g。换言之，电压施加部6a将与在将结型FET3设为截止状态时施加到结型FET3的栅电极3g的电压的极性相反的极性的电压，在M0SFET4为导通状态时施加到结型FET3的栅电极3g。此外，此时，结型FET3的栅电极3g经由电压施加部6a而与M0SFET4的栅电极4g进行电连接。
[0066]如图1所示，电压控制元件6即电压施加部6a例如包括电阻R2和二极管DIl。结型FET3的栅电极3g经由电阻R2而与端子G进行电连接。即，结型FET3的栅电极3g经由电阻R2而与M0SFET4的栅电极4g进行电连接。二极管011的阳极8&与电阻1?2的栅电极38侧进行电连接，二极管D11的阴极8c接地。二极管D11例如具有由P型的硅和η型的硅构成的pn结。
[0067 ]在这样的情况下，在对端子G、即M0SFET4的栅电极4g施加例如15V左右的正的电压而M0SFET4成为导通状态时，电流从端子G通过电阻R2以及二极管DIl流过。并且，施加到二极管DIl的阳极8a的电压是等于二极管DIl的内置电位的电压。如前所述，在二极管DIl具有例如由P型的硅和η型的硅构成的pn结的情况下，二极管DII的内置电位由作为硅的带隙的
1.17eV所决定，是0.6?0.7V左右的一定的值。
[0068]因此，在结型FET3的栅电极3g中，被施加等于二极管DIl的内置电位的一定的电压。在这样的情况下，除了能够降低结型FET3的导通电阻之外，还能够稳定地控制结型FET3的导通电阻。
[0069]电阻R2的大小并不特别限定，但例如能够设为比电阻Rl大100倍左右，设为5?1kΩ左右。由此，上述的、等于二极管DIl的内置电位的电压容易施加到栅电极3g。
[0070]另一方面，在M0SFET4为截止状态时，例如通过对M0SFET4的栅电极4g施加OV的电压，而对结型FET3的栅电极3g也施加OV的电压。
[0071]另外，本实施方式I的半导体装置的电路结构也可以替代图1的电路图所示，而是图2的电路图所示。即，本实施方式I的半导体装置可以具有端子S，M0SFET4的源电极4s可以与端子S进行电连接。此时，结型FET3和M0SFET4在端子D和端子S之间串联地连接、即共源共栅连接。并且，半导体装置在端子D与端子S之间具有共源共栅连接的结型FET3和M0SFET4。
[0072]此外，二极管DIl的阴极Sc既可以如图1所示那样接地，也可以如图2所示那样与M0SFET4的源电极4s进行电连接。
[0073]此外，如使用后述的图9所说明，本实施方式I的半导体装置也可以具有芯片7、芯片8、芯片9。芯片7包括电阻R2，芯片8包括二极管DIl，芯片9包括电阻Rl。
[0074]<形成了结型FET的半导体芯片的结构>
[0075]接着，说明形成了结型FET3的半导体芯片I的结构。图3是表示实施方式I中的形成了结型FET的半导体芯片的结构的俯视图。图4是表示实施方式I中的形成了结型FET的半导体芯片的结构的主要部分剖视图。在图3中，为了简化理解，表示去除了表面保护膜19(参照图4)而透视的状态。图4是沿着图3的A-A线的剖视图。此外，在图4中，由箭头El示出在结型FET3为导通状态时在结型FET3中电子流过的情况。
[0076]以下，作为结型FET3，例示在碳化硅(SiC)基板上形成的纵型FET进行说明。
[0077]如图3以及图4所示，结型FET3即半导体芯片I除了前述的栅电极3g、源电极3s以及漏电极3d之外，还包括n+型半导体基板ll、n—型漂移层12、n+型源极层13以及p型栅极层14。11+型半导体基板11是由SiC构成的半导体基板，η—型漂移层12、n+型源极层13以及P型栅极层14是例如由SiC构成的半导体区域。即，结型FET3包括由SiC构成的半导体基板和在该半导体基板上形成的由SiC构成的半导体区域。此外，半导体芯片I包括n+型半导体基板11和在n+型半导体基板11上形成的结型FET3。
[0078]n+型半导体基板11是成为结型FET3的漏极区域的半导体区域。n+型半导体基板11具有主面Ila侧的单元形成区域AR31和主面Ila侧的周边区域AR32。单元形成区域AR31是形成结型FET3的区域。与单元形成区域AR31相比，周边区域AR32进一步配置在n+型半导体基板11的周边侧。
[0079]在单元形成区域AR31以及周边区域AR32中，在n+型半导体基板11的主面Ila上，形成有杂质浓度比n+型半导体基板11更低的η—型漂移层12。在单元形成区域AR31中，在η—型漂移层12的上层部中，杂质浓度比η—型漂移层12更高的η+型源极层13以一定的间隔形成有多个。η+型源极层13是成为结型FET3的源极区域的半导体区域。这些η+型源极层13在η+型半导体基板11的主面Ila内，沿着第一方向(与图4的纸面垂直的方向)以条纹状延伸。
[0080]在位于相邻的η+型源极层13之间的部分的η—型漂移层12的表面即上表面，形成有槽部15。槽部15形成于在俯视时η—型漂移层12中的与η+型源极层13相邻的部分，沿着η+型源极层13的延伸方向(第一方向)配置。在η—型漂移层12中的在槽部15的底部露出的部分，形成有P型栅极层14。即，P型栅极层14沿着η+型源极层13的延伸方向(第一方向)形成。此外，在槽部15的侧壁中，形成有例如由氧化娃膜构成的侧壁隔离层(Sidewa 11 spacer)16。另夕卜，也可以在η—型漂移层12中的位于侧壁隔离层16的下方的部分，与P型栅极层14相邻而形成有η型反掺杂层(省略图示)。
[0081]此外，在本申请说明书中，俯视意味着从与半导体基板的主面垂直的方向看的情况。
[0082]在图4所示的例中，槽部15的底面比η+型源极层13位于下方，且在槽部15的侧壁形成有由作为绝缘材料的氧化硅构成的侧壁隔离层16。因此，P型栅极层14不与η+型源极层13接触。
[0083]在具有这样的结构的结型FET3中，通过使用垂直离子注入法而对在η—型漂移层12中的在槽部15的底部露出的部分掺杂杂质，能够形成P型栅极层14。
[0084]在单元形成区域AR31中，在η+型源极层13的表面即上表面，形成有由硅化镍膜构成的源极接触层17s，在P型栅极层14的表面即上表面，形成有由硅化镍膜构成的栅极接触层17g。此外，在周边区域AR32中，在P型栅极层14中的从侧壁隔离层16露出的部分的表面即上表面，形成有由硅化镍膜构成的栅极接触层17g。
[0085]以覆盖在上表面形成了源极接触层17s的n+型源极层13的方式，形成有层间绝缘膜18。层间绝缘膜18例如由氧化硅膜构成。另外，在单元形成区域AR31中，以覆盖在上表面形成了源极接触层17s的n+型源极层13以及在上表面形成了栅极接触层17g的P型栅极层14的方式，形成有层间绝缘膜18。另一方面，在周边区域AR32中，以覆盖在上表面形成了栅极接触层17g的P型栅极层14以及η—型漂移层12的方式，形成有层间绝缘膜18。
[0086]在单元形成区域AR31中，在层间绝缘膜18中，形成有贯通层间绝缘膜18而到达源极接触层17s的接触孔18s。在单元形成区域AR31中，在接触孔18s的内部以及层间绝缘膜18上，形成有源电极3 s。因此，源极接触层17 s经由接触孔18s而与源电极3s进行电连接。源电极3s例如由以铝(Al)作为主分量的金属膜构成。另外，源电极3s以铝作为主分量意味着源电极3s中的铝的重量比为50%以上。
[0087]另一方面，在周边区域AR32中，在层间绝缘膜18中，形成有贯通层间绝缘膜18而到达栅极接触层17g的接触孔18g。在周边区域AR32中，在接触孔18g的内部以及层间绝缘膜18上，在与源电极3s同层中形成有栅电极3g。因此，栅极接触层17g经由接触孔18g而与栅电极3g进行电连接。栅电极3g由与源电极3s同层的金属膜构成，例如由以铝作为主分量的金属膜构成。
[0088]在单元形成区域AR31以及周边区域AR32中，在层间绝缘膜18上，以覆盖源电极3s以及栅电极3g的方式，形成有表面保护膜19。在单元形成区域AR31中，在表面保护膜19中，形成有贯通表面保护膜19而到达源电极3s的开口部19s，由在开口部19s的底部露出的源电极3s形成源极衬垫(pad)。此外，在周边区域AR32中，形成有贯通表面保护膜19而到达栅电极3g的开口部19g，由在开口部19g的底部露出的栅电极3g形成栅极衬垫。
[0089]另外，在周边区域AR32中，形成有以电场缓冲作为目的的p—型终止层20。？—型终止层20是在周边区域AR32中对η—型漂移层12将杂质进行离子注入而形成的P型的半导体区域。
[0090]此外，在周边区域AR32中，在ρ—型终止层20的进一步外侧、S卩η+型半导体基板11的外周部，作为保护环而形成有保护环布线21(参照图3)以及η+型保护环层(省略图示)。保护环布线21由与源电极3s以及栅电极3g同层的金属膜构成，例如由以铝作为主分量的金属膜构成。n+型保护环层(省略图示)是在周边区域AR32中对n+型半导体基板11的外周部的主面Ila上的η—型漂移层12将杂质进行离子注入而形成的η型的半导体区域。
[0091]在η+型半导体基板11的背面Ilb中，形成有漏电极3d。漏电极3d例如由以硅化镍作为主分量的导电膜构成。这样，本实施方式I中的结型FET3是作为具有在η+型半导体基板11的主面Ila侧设置的源电极3s以及栅电极3g和在η+型半导体基板11的背面Ilb侧设置的漏电极3d的3个端子元件的开关元件。
[0092]<形成了MOSFET的半导体芯片的结构>
[0093 ]接着，说明形成了 M0SFET4的半导体芯片2的结构。图5是表示实施方式I中的形成了MOSFET的半导体芯片的结构的俯视图。图6是表示实施方式I中的形成了MOSFET的半导体芯片的结构的主要部分剖视图。在图5中，为了简化理解，表示去除表面保护膜39(参照图6)而透视的状态。图6是沿着图5的B-B线的剖视图。以下，作为M0SFET4，例示在硅(Si)基板上形成的纵型MOSFET进行说明。
[0094]如图5以及图6所示，M0SFET4即半导体芯片2除了前述的栅电极4g、源电极4s以及漏电极4d之外，还包括n+型半导体基板31、11—型漂移层32、11+型源极层33、？型主体层34以及沟槽栅电极4tg。!!+型半导体基板31是由Si构成的半导体基板，η—型漂移层32、n+型源极层33以及P型主体层34是例如由S i构成的半导体区域。即，M0SFET4包括由S i构成的半导体基板和在该半导体基板上形成的由Si构成的半导体区域。此外，半导体芯片2包括n+型半导体基板31和在n+型半导体基板31上形成的M0SFET4。
[0095]n+型半导体基板31是成为M0SFET4的漏极区域的半导体区域。n+型半导体基板31具有主面31a侧的单元形成区域AR41和主面31a侧的周边区域AR42。单元形成区域AR41是形成M0SFET4的区域。与单元形成区域AR41相比，周边区域AR42进一步配置在n+型半导体基板31的周边侧。
[0096]在单元形成区域AR41以及周边区域AR42中，在n+型半导体基板31的主面31a上，形成有杂质浓度比n+型半导体基板31更低的η—型漂移层32。在单元形成区域AR41以及周边区域AR42中，在η—型漂移层32的上层部中，形成有P型主体层34。？型主体层34是成为M0SFET4的沟道区域的半导体区域。
[0097]在单元形成区域AR41中，在P型主体层34的上层部中，形成有杂质浓度比η—型漂移层32更高的η+型源极层33。!!+型源极层33是成为M0SFET4的源极区域的半导体区域。
[0098]在单元形成区域AR41中，在η+型源极层33以及P型主体层34中，形成有贯通η+型源极层33以及P型主体层34而到达η—型漂移层32的槽部35。在单元形成区域AR41中，在槽部35的内壁以及η+型源极层33上，形成有例如由氧化硅膜构成的绝缘膜36。在绝缘膜36中的在槽部35的内壁形成的部分是栅极绝缘膜。在绝缘膜36上，形成有例如由杂质通过离子注入而导入的多晶硅膜构成的导电膜37。此外，在槽部35内，在绝缘膜36上形成有由埋入槽部35的导电膜37构成的沟槽栅电极4tg。
[0099]另外，在周边区域AR42中，在η—型漂移层32上以及P型主体层34上形成有绝缘膜36，在绝缘膜36上形成有导电膜37，形成有由在绝缘膜36上形成的导电膜37构成的保护环层 37g。
[0100]在单元形成区域AR41以及周边区域AR42中，在η—型漂移层32上、n+型源极层33上以及P型主体层34上，以覆盖绝缘膜36以及导电膜37的方式形成有层间绝缘膜38。层间绝缘膜38例如由氧化硅膜构成。另外，在单元形成区域AR41中，在n+型源极层33上，以覆盖绝缘膜36以及沟槽栅电极4tg的方式形成有层间绝缘膜38。另一方面，在周边区域AR32中，在η—型漂移层32上以及P型主体层34上，以覆盖绝缘膜36以及保护环层37g的方式形成有层间绝缘膜38。
[0101]在单元形成区域AR41中，在层间绝缘膜38中，形成有贯通层间绝缘膜38以及n+型源极层33而到达P型主体层34的接触孔38s。在单元形成区域AR41中，在接触孔38s的内部以及层间绝缘膜38上，形成有源电极4s。因此，n+型源极层33以及P型主体层34经由接触孔38s而与源电极4s进行电连接。源电极4s例如由以铝(Al)作为主分量的金属膜构成。
[0102]另一方面，在周边区域AR42中，在层间绝缘膜38中，形成有贯通层间绝缘膜38而到达保护环层37g的接触孔38g。在周边区域AR32中，在接触孔38g的内部以及层间绝缘膜38上，在与源电极4s同层中形成有保护环布线4w。此外，虽然省略图示，但沟槽栅电极4tg与保护环布线4w进行电连接，保护环布线4w与栅电极4g进行电连接。因此，沟槽栅电极4tg经由保护环层37g、接触孔38g以及保护环布线4w而与栅电极4g进行电连接。保护环布线4w由与源电极4s同层的金属膜构成，例如由以铝作为主分量的金属膜构成。
[0103]在单元形成区域AR41以及周边区域AR42中，在层间绝缘膜38上，以覆盖源电极4s以及保护环布线4w的方式形成有表面保护膜39。在单元形成区域AR41中，在表面保护膜39中，形成有贯通表面保护膜39而到达源电极4s的开口部39s(参照图5)，由在开口部39s的底部露出的源电极4s形成源极衬垫。此外，在周边区域AR42中，形成有贯通表面保护膜39而到达栅电极4g的开口部39g(参照图5)，由在开口部39g的底部露出的栅电极4g形成栅极衬垫。
[0104]在n+型半导体基板31的背面3Ib中，形成有漏电极4d。漏电极4d例如由以硅化镍作为主分量的导电膜构成。这样，本实施方式I中的M0SFET4是作为具有在n+型半导体基板31的主面31a侧设置的源电极4s以及栅电极4g与在n+型半导体基板31的背面31b侧设置的漏电极4d的3个端子元件的开关元件。
[0105]<使用半导体装置的电子系统>
[0106]接着，说明使用本实施方式I的半导体装置的电子系统。图7是表示使用实施方式I的半导体装置的电子系统的一例的电路框图。
[0107]如图7所示，使用本实施方式I的半导体装置的电子系统例如具有作为交流电动机的电动机MOT等的负载、逆变器INV、PFC(功率因数校正(Power Factor Correct1n))电路PC、电容元件⑶、变流器CNV、电源PS、控制电路CTC、栅极驱动器DRV。这样的电子系统是例如空气调节器等的空调系统。作为电动机Μ0Τ，这里使用三相电动机。三相电动机通过相位不同的三相的电压而驱动。
[0108]在图7所示的电子系统中，电源PS经由变流器CNV、PFC电路PC以及电容元件⑶连接到逆变器INV，变流器CNV的直流电压、即直流功率提供给逆变器INV。由于使变流器CNV介于电源PS与逆变器INV之间，所以电源PS的交流电压在通过变流器CNV而被变换为适合电动机驱动的直流电压之后，提供给逆变器INVIFC电路PC是包括电感器41、FRD(快速恢复二极管(Fast Recovery D1de))42、IGBT(绝缘棚.双极晶体管(Insulated Gate Bipo IarTransistor) )43以及PFC-1C(集成电路(Integrated Circuit) )44，将电源的功率因数接近于I的电路。
[0109]在逆变器INV上，经由栅极驱动器DRV而连接有控制电路CTC，基于来自控制电路CTC的控制信号，栅极驱动器DRV受到控制，根据来自栅极驱动器DRV的控制信号，逆变器INV受到控制。即，从电源PS经由变流器CNV以及PFC电路PC而对逆变器INV提供直流电压、即直流功率。并且，被提供的直流电压、即直流功率能够通过被控制电路CTC以及栅极驱动器DRV所控制的逆变器INV而变换为交流电压、即交流功率，并提供给电动机MOT，驱动电动机Μ0Τ。
[0110]控制电路CTC内置例如MCU(微控制器单元(Micro Controller Unit))这样的用于控制的半导体芯片。
[0111]在图7所示的电子系统为例如空调系统的情况下，电动机MOT是在空气调节器的室外机的压缩机中具备的电动机或者风扇电动机。
[0112]例如，如使用图8以及图9所说明，由逆变器INV和栅极驱动器DRV形成智能功率模士夬MODl。或者，例如，如使用图1O以及图11所说明，由逆变器INV形成功率模块M0D2。
[0113]在图7所示的例中，电动机MOT是由U相PHl、V相PH2以及W相PH3构成的三相电动机。因此，逆变器INV也是对应于由U相PH1、V相PH2以及W相PH3构成的三相的逆变器。对应于这样的三相的逆变器INV将由本实施方式I的半导体装置构成的开关元件SW合计具有6个。即，在电子系统中，具备多个开关元件SW，多个开关元件SW的每一个具有结型FET3(参照图1)和M0SFET4(参照图1)，由这些多个开关元件SW形成逆变器INV。并且，通过逆变器INV，电动机MOT被驱动。
[0114]另外，在电动机MOT为二相电动机的情况下，逆变器INV将由本实施方式I的半导体装置构成的开关元件SW合计具有4个。
[0115]在逆变器INV中，相比电动机MOT的输入电位，将电源电位VDD侧称为高压侧。此外，在逆变器INV中，相比电动机MOT的输入电位，将接地电位GND侧称为低压侧。在图7所示的例中，作为高压侧的开关元件SW，使用3个开关元件SWl，作为低压侧的开关元件SW，使用3个开关元件SW2。
[0116]在高压侧的3个开关元件SWl的每一个开关元件的端子D、端子S以及端子G中，端子D与端子P进行电连接，端子S连接到作为向电动机MOT的输出端子的端子U、V以及W中的任一个，端子G与栅极驱动器DRV进行电连接。此外，在低压侧的3个开关元件SW2的每一个开关元件的端子D、端子S以及端子G中，端子D与作为向电动机MOT的输出端子的端子U、V以及W中的任一个进行电连接，端子S与端子N进行电连接，端子G与栅极驱动器DRV进行电连接。
[0117]栅极驱动器DRV对开关元件SWl以及SW2进行驱动，使得在U相PHl、V相PH2以及W相PH3的各相中，高压侧的开关元件SWl的导通状态或者截止状态和低压侧的开关元件SW2的导通状态或者截止状态交替地切换。由此，逆变器INV根据直流电压而生成交流电压，并将直流功率变换为交流功率。电动机MOT通过该交流功率而被驱动。
[0118]<智能功率模块>
[0119]接着，说明使用本实施方式I的半导体装置的智能功率模块。图8是表示使用实施方式I的半导体装置的智能功率模块的一例的电路框图。图9是示意性地表示使用实施方式I的半导体装置的智能功率模块的一例的俯视图。另外，图9表示去除封止树脂而透视的状
??τ O
[0120]使用本实施方式I的半导体装置的智能功率模块由图7所示的逆变器INV和栅极驱动器DRV形成。
[0121]如图8所示，智能功率模块MODl具有驱动器块DBl和逆变器INV。驱动器块DBl包括栅极驱动器DRV。与图7所示的逆变器INV同样地，逆变器INV包括3个高压侧的开关元件SWl和3个低压侧的开关元件SW2。
[0122]此外，智能功率模块MODl具有端子51?端子75。其中，端子51以及75的各个端子是没有与外部连接的端子NC。端子55是被输入用于对U相的高压侧的开关元件SWl进行控制的控制信号的端子UP。端子56是被输入用于对V相的高压侧的开关元件SWl进行控制的控制信号的端子VP。端子57是被输入用于对W相的高压侧的开关元件SWl进行控制的控制信号的端子WP 0
[0123]端子58以及63是被输入电源电位的端子VDD1。端子59以及66是连接到接地电位的端子VSS。端子60是被输入用于对U相的低压侧的开关元件SW2进行控制的控制信号的端子UN。端子61是被输入用于对V相的低压侧的开关元件SW2进行控制的控制信号的端子VN。端子62是被输入用于对W相的低压侧的开关元件SW2进行控制的控制信号的端子WN。端子64是输出错误的端子F0。端子67是用于过热保护的端子0T。
[0124]端子74是被输入逆变器INV的电源电位VDD的端子P。端子73是被输出U相的端子U，端子72是被输出V相的端子V，端子71是被输出W相的端子W。端子70是U相连接到接地电位的端子NU，端子69是V相连接到接地电位的端子NV，端子68是W相连接到接地电位的端子NW。
[0125]进一步，如图9所示，智能功率模块MODl具有布线基板81和绝缘板82。在布线基板81中，形成有衬垫52p?67p，衬垫52p?67p分别通过键合线WA而与端子52?67连接。
[0126]包括各开关元件SW中的电阻R2的芯片7、包括各开关元件SW中的二极管DIl的芯片8以及包括各开关元件SW中的电阻Rl的芯片9搭载在布线基板81上。
[0127]在3个高压侧的开关元件SWl的每一个中包含的半导体芯片1(结型FET3)搭载在作为引线的端子74上，在3个高压侧的开关元件SWl的每一个中包含的半导体芯片2(M0SFET4)分别经由绝缘板82搭载在端子74上。
[0128]在U相的低压侧的开关元件SW2中包含的半导体芯片1(结型FET3)搭载在作为引线的端子73上，在U相的低压侧的开关元件SW2中包含的半导体芯片2经由绝缘板82搭载在端子73上。
[0129]在V相的低压侧的开关元件SW2中包含的半导体芯片1(结型FET3)搭载在作为引线的端子72上，在V相的低压侧的开关元件SW2中包含的半导体芯片2经由绝缘板82搭载在端子72上。
[0130]在W相的低压侧的开关元件SW2中包含的半导体芯片1(结型FET3)搭载在作为引线的端子71上，在W相的低压侧的开关元件SW2中包含的半导体芯片2经由绝缘板82搭载在端子71上。
[0131]在6个开关元件SW的每一个中，半导体芯片1(结型FET3)的栅电极3g经由键合线WA而与在布线基板81上形成的衬垫3gp进行电连接。
[0132]在6个开关元件SW的每一个中，半导体芯片I的源电极3s经由键合线WA以及绝缘板82而与半导体芯片2(M0SFET4)的漏电极4d(参照图6)进行电连接。此外，在6个开关元件SW的每一个中，半导体芯片2的栅电极4g经由键合线WA而与在布线基板81上形成的衬垫4gp进行电连接。
[0133]在3个高压侧的开关元件SWl的每一个中包含的半导体芯片I的漏电极3d(参照图4)与端子74进行电连接。在U相的低压侧的开关元件SW2中包含的半导体芯片I的漏电极3d(参照图4)与端子73进行电连接。在V相的低压侧的开关元件SW2中包含的半导体芯片I的漏电极3d(参照图4)与端子72进行电连接。在W相的低压侧的开关元件SW2中包含的半导体芯片I的漏电极3d(参照图4)与端子71进行电连接。
[0134]在U相的高压侧的开关元件SWl中包含的半导体芯片2的源电极4s经由键合线WA而与端子73进行电连接。在V相的高压侧的开关元件SWl中包含的半导体芯片2的源电极4s经由键合线WA而与端子72进行电连接。在W相的高压侧的开关元件SWl中包含的半导体芯片2的源电极4s经由键合线WA而与端子71进行电连接。
[0135]在U相的低压侧的开关元件SW2中包含的半导体芯片2的源电极4s经由键合线WA而与端子70进行电连接。在V相的低压侧的开关元件SW2中包含的半导体芯片2的源电极4s经由键合线WA而与端子69进行电连接。在W相的低压侧的开关元件SW2中包含的半导体芯片2的源电极4s经由键合线WA而与端子68进行电连接。
[0136]这样，通过由逆变器INV和栅极驱动器DRV形成智能功率模块，能够将逆变器INV和栅极驱动器DRV进行一体化、小型化。
[0137]<功率模块>
[0138]接着，说明使用本实施方式I的半导体装置的功率模块。图10以及图11是示意性地表示使用实施方式I的半导体装置的功率模块的一例的俯视图。另外，图10以及图11表示去除封止树脂而透视的状态。
[0139]使用本实施方式I的半导体装置的功率模块M0D2由图7所示的逆变器INV形成。
[0140]如图10所示，功率模块M0D2具有逆变器INV。与图7所示的逆变器INV同样地，逆变器INV包括3个高压侧的开关元件SWl和3个低压侧的开关元件SW2。[0141 ] 进一步，如图10所示，功率模块M0D2除了逆变器INV之外，还包括布线基板83和绝缘板84。布线基板83具有作为6个栅极衬垫的端子G、作为6个源极衬垫的端子S、端子68?74、作为3个连接衬垫的端子83ch、作为连接衬垫的端子83cl。另外，在6个端子S中，3个端子S分别为端子70、69以及68。
[0142]与图8所示的端子74同样地，端子74是被输入逆变器INV的电源电位VDD的端子P。此外，与图8所示的端子73同样地，端子73是被输出U相的端子U，与图8所示的端子72同样地，端子72是被输出V相的端子V，与图8所示的端子71同样地，端子71是被输出W相的端子W。与图8所示的端子70同样地，端子70是U相连接到接地电位的端子NU，与图8所示的端子69同样地，端子69是V相连接到接地电位的端子NV，与图8所示的端子68同样地，端子68是W相连接到接地电位的端子NW。
[0143]在3个高压侧的开关元件SWl的每一个中包含的半导体芯片1(结型FET3)搭载在端子74上，在3个高压侧的开关元件SWl的每一个中包含的半导体芯片2(M0SFET4)分别经由绝缘板84搭载在端子74上。
[0144]在U相的低压侧的开关元件SW2中包含的半导体芯片I搭载在端子73上，在U相的低压侧的开关元件SW2中包含的半导体芯片2经由绝缘板84搭载在端子73上。在V相的低压侧的开关元件SW2中包含的半导体芯片I搭载在端子72上，在V相的低压侧的开关元件SW2中包含的半导体芯片2经由绝缘板84搭载在端子72上。在W相的低压侧的开关元件SW2中包含的半导体芯片I搭载在端子71上，在W相的低压侧的开关元件SW2中包含的半导体芯片2经由绝缘板84搭载在端子71上。
[0145]在3个高压侧的开关元件SWl的每一个中，半导体芯片1(结型FET3)的栅电极3g经由键合线WA、端子83ch以及电阻R2(芯片7)而与端子G进行电连接。此外，在3个高压侧的开关元件SWl的每一个中，半导体芯片I的栅电极3g经由键合线WA、端子83ch以及二极管DIl(芯片8)而与端子S进行电连接。
[0146]在3个低压侧的开关元件SW2的每一个中，半导体芯片1(结型FET3)的栅电极3g经由键合线WA、端子83cl以及电阻R2(芯片7)而与端子G进行电连接。此外，在3个低压侧的开关元件SW2的每一个中，半导体芯片I的栅电极3g经由键合线WA、端子83cl以及二极管DIl(芯片8)而与端子S进行电连接。
[0147]在6个开关元件SW的每一个中，半导体芯片I的源电极3s经由键合线WA以及绝缘板84而与半导体芯片2(M0SFET4)的漏电极4d(参照图6)进行电连接。此外，在6个开关元件SW的每一个中，半导体芯片2的栅电极4g经由键合线WA而与端子G进行电连接。
[0148]在3个高压侧的开关元件SWl的每一个中包含的半导体芯片I的漏电极3d(参照图4)与端子74进行电连接。在U相的低压侧的开关元件SW2中包含的半导体芯片I的漏电极3d(参照图4)与端子73进行电连接。在V相的低压侧的开关元件SW2中包含的半导体芯片I的漏电极3d(参照图4)与端子72进行电连接。在W相的低压侧的开关元件SW2中包含的半导体芯片I的漏电极3d(参照图4)与端子71进行电连接。
[0149]在3个高压侧的开关元件SWl的每一个中包含的半导体芯片2的源电极4s经由键合线WA而与端子S进行电连接。在U相的低压侧的开关元件SW2中包含的半导体芯片2的源电极4s经由键合线WA而与端子70进行电连接。在V相的低压侧的开关元件SW2中包含的半导体芯片2的源电极4s经由键合线WA而与端子69进行电连接。在W相的低压侧的开关元件SW2中包含的半导体芯片2的源电极4s经由键合线WA而与端子68进行电连接。
[0150]这样，通过由逆变器INV形成功率模块，能够将逆变器INV进行一体化、小型化。
[0151]另外，如图11所示，也可以替代绝缘板84(参照图10)，而是设置有与端子74分别电绝缘且分别搭载有3个高压侧的开关元件SWl的各自的半导体芯片2的3个端子84a。此外，也可以替代绝缘板84(参照图10)，而是设置有与端子73、72以及71分别电绝缘且分别搭载有3个低压侧的开关元件SW2的各自的半导体芯片2的3个端子84a。
[0152]此外，如图10以及图11所示，也可以在布线基板83上设置有热敏电阻85。
[0153]<结型FET的导通电阻>
[0154]接着，一边与比较例的半导体装置进行对比，一边说明实施方式I的半导体装置中的结型FET的导通电阻。图12是表示比较例的半导体装置的结构的电路图。图13是表示比较例中的形成了结型FET的半导体芯片的结构的主要部分剖视图。另外，图13所示的比较例中的半导体芯片的结构与图4所示的实施方式I中的半导体芯片的结构相同。此外，图13由箭头ElOl示出在开关元件为导通状态时在结型FET3中电子流过的情况。
[0155]如图12所示，与实施方式I的半导体装置同样地，比较例的半导体装置也具有半导体芯片1、半导体芯片2、端子G、端子D。在半导体芯片I中，形成有常开型的结型FET3，在半导体芯片2中，形成有常闭型的M0SFET4。在比较例的半导体装置中，也与实施方式I的半导体装置同样地，结型FET3和M0SFET4在端子D和接地电位之间串联地连接。即，与实施方式I的半导体装置同样地，比较例的半导体装置也在端子D和接地电位之间具有共源共栅连接的结型 FET3 和 M0SFET4。
[0156]另一方面，在比较例I中，与实施方式I不同地，结型FET3的栅电极3g没有与M0SFET4的栅电极4g进行电连接，而是与M0SFET4的源电极4s进行电连接。此外，在图12所示的例中，结型FET3的栅电极3g接地。
[0157]在这样的情况下，在开关元件为导通状态时，结型FET3的栅电极3g的电位为接地电位、即0V。另外，由于结型FET3是常开型的结型FET，所以在施加到栅电极3g的电压为OV时为导通状态。此外，在结型FET3为导通状态时，在结型FET3中，作为电荷载体的电子如箭头ElOl所示那样从n+型源极层13通过η—型漂移层12中的位于相邻的P型栅极层14之间的部分流到作为漏极区域的η+型半导体基板11。
[0158]另外，在施加到栅电极3g的电压为OV时，如图13所示，在结型FET3中，在η—型漂移层12中的与P型栅极层14相邻的部分，容易形成耗尽层DL。由此，在俯视时，在与P型栅极层14的延伸方向(第一方向)交叉、优选为正交的方向(第二方向)上，在η—型漂移层12的位于相邻的P型栅极层14之间的部分中，电子能够流过的部分的宽度、所谓的有效的源极宽度变窄，结型FET3的导通电阻增加。
[0159]为了降低上述的导通电阻，考虑扩大相邻的2个P型栅极层14之间的间隔。但是，在扩大了相邻的2个P型栅极层14之间的间隔的情况下，结型FET3的耐压降低。因此，关于在比较例的半导体装置中包含的结型FET3，提高耐压且降低导通电阻是困难的。
[0160]如前所述，与实施方式I的半导体装置同样地，比较例的半导体装置在端子D和接地电位之间具有共源共栅连接的结型FET3和M0SFET4。因此，若在进行了共源共栅连接的结型FET3以及M0SFET4中的一个结型FET3的导通电阻增加，则半导体装置整体的导通电阻增加。[0161 ] 在比较例中，也与实施方式I同样地，M0SFET4包括由Si构成的半导体区域，结型FET3包括例如由作为带隙比Si更大的半导体的SiC构成的半导体区域。在这样的情况下，结型FET3的耐压比M0SFET4的耐压更大。具体而言，结型FET3的耐压被设定为M0SFET4的耐压的10倍左右。因此，在进行了共源共栅连接的结型FET3以及M0SFET4中，若具有比M0SFET4具有的耐压更大的耐压的结型FET3的耐压减少，则半导体装置整体的耐压减少。
[0162]这样，关于比较例的半导体装置，由于结型FET3的栅电极3g与M0SFET4的源电极4s连接，所以提高耐压且降低导通电阻是困难的。
[0163]<本实施方式的主要的特征和效果>
[0164]另一方面，在本实施方式I的半导体装置中，结型FET3的栅电极3g与M0SFET4的栅电极4g进行电连接。
[0165]由此，在M0SFET4为导通状态时，结型FET3的栅电极3g的电位不是接地电位、S卩0V，而是在结型FET3的栅电极3g中被施加正的电压。此时，如在图4中没有示出耗尽层DL (参照图13)所示，在结型FET3中，在η—型漂移层12中的与P型栅极层14相邻的部分，难以形成耗尽层DL。
[0166]由此，在俯视时，在与P型栅极层14的延伸方向(第一方向)交叉、优选为正交的方向(第二方向)上，在η—型漂移层12的位于相邻的P型栅极层14之间的部分中，电子能够流过的部分的宽度、所谓的有效的源极宽度变宽，结型FET3的导通电阻减少。因此，在本实施方式I中，由于不需要为了降低导通电阻而扩大相邻的2个P型栅极层14之间的间隔，所以结型FET3的耐压难以降低。因此，在本实施方式I的半导体装置中包含的结型FET3中，能够提高耐压且降低导通电阻。
[0167]此外，在本实施方式I的半导体装置中，包括由Si构成的半导体区域的M0SFET4和包括由作为带隙比Si更大的半导体的SiC构成的半导体区域的结型FET3进行共源共栅连接。并且，结型FET3具有比M0SFET4具有的耐压更大的耐压。因此，在本实施方式I中，通过提高结型FET3的耐压且降低结型FET3的导通电阻，能够提高半导体装置的耐压且降低半导体装置的导通电阻。
[0168]这里，反过来想的话，能够缩窄用于确保一定的耐压的源极宽度意味着即使不那么提高源极宽度的尺寸精度也能够确保一定的耐压。因此，能够提高制造工序中的成品率，降低半导体装置的制造成本。
[0169]此外，通过降低导通电阻，能够提高结型FET3的电流密度。因此，能够降低用于确保期望的电流量的芯片尺寸(芯片面积)，能够将半导体装置进行小型化。此外，通过伴随着芯片尺寸的降低而分割I张晶片而制造的芯片的个数增加，能够降低半导体装置的制造成本。
[0170]进一步，通过这样降低半导体装置的制造成本，在作为半导体装置而使用进行了共源共栅连接的结型FET和MOSFET的情况下，与作为半导体装置而使用了例如IGBT等其他的功率晶体管的情况相比，能够进一步将原本具有的制造成本的优点变得显著。
[0171]另外，优选地，结型FET3的栅电极3g经由电压控制元件6而与M0SFET4的栅电极4g进行电连接。此外，进一步优选地，电压控制元件6例如包括电阻R2和二极管DIl，结型FET3的栅电极3g经由电阻R2而与M0SFET4的栅电极4g进行电连接，且经由二极管DIl而接地或者与M0SFET4的源电极4s进行电连接。
[0172]由此，例如在被施加15V左右的正的电压而M0SFET4成为导通状态时，在结型FET3的栅电极3g中，被施加等于二极管DII的内置电位的一定的电压。因此，除了能够降低结型FET3的导通电阻之外，还能够稳定地控制结型FET3的导通电阻。
[0173]例如在二极管DIl具有由硅构成的pn结，如前所述，在结型FET3的栅电极3g中被施加0.6?0.7V左右的电压的情况下，与在结型FET3的栅电极3g中被施加OV左右的电压的情况相比，能够将结型FET3的导通电阻降低30%左右。
[0174]<半导体装置的第一变形例>
[0175]在实施方式I的半导体装置中，电压控制元件6包括电阻R2和二极管DIl，结型FET3的栅电极3g经由二极管DIl而接地或者与M0SFET4的源电极4s进行电连接。另一方面，也可以是电压控制元件6虽然包括电阻R2但不包括二极管DI1。将这样的例作为实施方式I的第一变形例的半导体装置进行说明。另外，以下，主要说明与实施方式I的半导体装置不同的点。
[0176]图14是表示实施方式I的第一变形例的半导体装置的结构的电路图。
[0177]如图14所示，电压控制元件6即电压施加部6a例如虽然包括电阻R2但不包括二极管DI1(参照图1)。结型FET3的栅电极3g经由电阻R2而与端子G进行电连接。即，结型FET3的栅电极3g经由电阻R2而与M0SFET4的栅电极4g进行电连接。
[0178]在这样的情况下，在对端子GS卩M0SFET4的栅电极4g施加例如15V左右的正的电压而M0SFET4成为导通状态时，在结型FET3的栅电极3g中，被施加大致等于对M0SFET4的栅电极4g施加的电压的电压、即正的电压。此时，如图4所示，在结型FET3中，在η—型漂移层12中的与P型栅极层14相邻的部分，也不会形成耗尽层DL(参照图13)。因此，在本第一变形例中，也与实施方式I同样地，不需要为了降低导通电阻而扩大相邻的2个P型栅极层14之间的间隔，结型FET3的耐压不会降低。因此，在本第一变形例的半导体装置中，也能够与实施方式I的半导体装置同样地，提高耐压且降低导通电阻。
[0179]此外，在本第一变形例中，由于电压控制元件6虽然包括电阻R2但不包括二极管DI1(参照图1)，所以与实施方式I相比，能够简化电压控制元件6的结构。
[0180]另外，在本第一变形例中，与实施方式I相比，由于对结型FET3的栅电极3g施加的电压提高，所以对由P型栅极层14和η—型漂移层12所形成的pn二极管以正向被施加电压，存在该pn 二极管成为导通状态的顾虑。因此，在不存在pn 二极管成为导通状态的顾虑，例如不存在SiC中的叠层缺陷所引起的通电劣化的顾虑这一点上，与本第一变形例的半导体装置相比，优选实施方式I的半导体装置。
[0181]<实施方式I的半导体装置的第二变形例>
[0182]在实施方式I的半导体装置中，结型FET3的栅电极3g与M0SFET4的栅电极4g进行电连接。另一方面，在结型FET3的栅电极3g中，在M0SFET4为导通状态时，被施加与为了将结型FET3设为截止状态而对结型FET3的栅电极3g施加的电压的极性相反的极性的电压即可。将这样的例作为实施方式I的第二变形例的半导体装置进行说明。另外，以下，主要说明与实施方式I的半导体装置不同的点。
[0183]图15是表示实施方式I的第二变形例的半导体装置的结构的电路图。
[0184]如图15所示，电压控制元件6也可以不与端子G、即M0SFET4的栅电极4g进行电连接，例如也可以与不与端子G直接电连接的端子进行连接。
[0185]此外，在本第一变形例中，电压控制元件6是对结型FET3的栅电极3g施加电压的电压施加部6a。电压施加部6a将与为了将结型FET3设为截止状态而施加到结型FET3的栅电极3g的电压的极性相反的极性的电压，在M0SFET4为导通状态时施加到结型FET3的栅电极3g。换言之，电压施加部6a将与在将结型FET3设为截止状态时施加到结型FET3的栅电极3g的电压的极性相反的极性的电压，在M0SFET4为导通状态时施加到结型FET3的栅电极3g。另外，如实施方式I的半导体装置所示，在结型FET3为η沟道型的情况下，将结型FET3设为截止状态时施加到结型FET3的栅电极3g的电压的极性为负。
[0186]作为这样的电压施加部6a的电压控制元件6的一例，举出如下的电压施加电路:在M0SFET4为导通状态时，例如与施加到端子G的电压同步地，将与施加到M0SFET4的栅电极3g的电压的极性相同极性的电压施加到结型FET3的栅电极3g。除此之外，能够使用各种电压施加电路或者电压控制元件。
[0187]在本第二变形例中，也与实施方式I同样地，在结型FET3为导通状态时，在的η一型漂移层12中的与P型栅极层14相邻的部分，不会形成耗尽层DL(参照图13)。因此，不需要为了降低结型FET3的导通电阻而扩大相邻的2个P型栅极层14之间的间隔，结型FET3的耐压不会降低。因此，关于本第二变形例的半导体装置，也能够与实施方式I的半导体装置同样地，提高耐压且降低导通电阻。
[ΟΙ88](实施方式2)
[0189]在实施方式I的半导体装置中，电压控制元件6包括I个二极管，结型FET3的栅电极3g经由二极管而接地或者与M0SFET4的源电极4s进行电连接。另一方面，电压控制元件6也可以包括2个二极管。将这样的例作为实施方式2的半导体装置进行说明。另外，以下，主要说明与实施方式I的半导体装置不同的点。
[0190]图16是表示实施方式2的半导体装置的结构的电路图。
[0191]如图16所示，电压控制元件6例如包括电阻R2、二极管DIl以及DI2。结型FET3的栅电极3g经由电阻R2而与端子G进行电连接。即，结型FET3的栅电极3g经由电阻R2而与M0SFET4的栅电极4g进行电连接。
[0192]二极管DII的阳极8a经由二极管DI2而与电阻R2的栅电极3g侧进行电连接，二极管012的阳极883与电阻1?2的栅电极38侧进行电连接。二极管012的阴极88(3与二极管011的阳极8a进行电连接，二极管DII的阴极8c接地。即，由多个二极管DII以及DI2构成的多个二极管串联地连接在电阻R2的栅电极3g侧与接地电位之间。与二极管DII同样地，二极管DI2具有例如由P型的硅和η型的硅构成的pn结。
[0193]另外，二极管DIl的阴极Sc如使用前述的图1以及图2所说明，可以不接地，也可以与M0SFET4的源电极4s进行电连接。
[0194]在本实施方式2中，例如被施加15V左右的正的电压而M0SFET4成为导通状态时，在结型FET3的栅电极3g中，被施加等于二极管DIl的内置电位的2倍的一定的电压。即，在结型FET3的栅电极3g中，被施加1.2?1.4V左右的一定的电压。因此，在本实施方式2中，能够将结型FET3的导通电阻稳定地控制作为比实施方式I中的结型FET3的导通电阻更小的导通电阻。
[0195]S卩，在本实施方式2中，与实施方式I相比，在结型FET3为导通状态时，在η—型漂移层12中的与P型栅极层14相邻的部分，更加难以形成耗尽层DL(参照图13)。因此，由于更加不需要为了降低结型FET3的导通电阻而扩大相邻的2个p型栅极层14之间的间隔，结型FET3的耐压更加难以降低。因此，关于本实施方式2的半导体装置，能够与实施方式I的半导体装置相比，进一步提高耐压且进一步降低导通电阻。
[0196]另外，在本实施方式2中，也与实施方式I同样地，在M0SFET4为截止状态时，通过例如对M0SFET4的栅电极4g施加OV的电压，而对结型FET3的栅电极3g也施加OV的电压。
[0197]此外，在电压控制元件6中包含的二极管的个数并不限定于2个。即，在电阻R2的栅电极3g侧与接地电位之间串联地连接的二极管的个数也可以是3个以上。通过对在电阻R2的栅电极3g侧与接地电位之间串联地连接的二极管的个数进行调整，能够在M0SFET4成为导通状态时自由地将施加到结型FET3的栅电极3g的电压调整成为内置电位的多倍。
[0198](实施方式3)
[0199]在实施方式I的半导体装置中，半导体装置具有芯片7和芯片8，芯片7包括电阻R2，芯片8包括二极管DIl。另一方面，包括M0SFET4的半导体芯片2也可以包括电阻R2以及二极管DI1。即，M0SFET4、电阻R2以及二极管DIl也可以形成在同一个半导体芯片2内。将这样的例作为实施方式3的半导体装置进行说明。另外，以下，主要说明与实施方式I的半导体装置不同的点。
[0200]<半导体装置的电路结构>
[0201]图17是表示实施方式3的半导体装置的结构的电路图。
[0202]如图17所示，本实施方式3的半导体装置除了M0SFET4、电阻R2以及二极管DIl形成在同一个半导体芯片2内的点之外，能够设为与实施方式I的半导体装置同样。因此，在本实施方式3中，也与实施方式I同样地，电压控制元件6例如包括电阻R2和二极管DIl。结型FET3的栅电极3g经由电阻R2而与端子G进行电连接。即，结型FET3的栅电极3g经由电阻R2而与M0SFET4的栅电极4g进行电连接。
[0203]另一方面，与实施方式I的半导体装置不同地，本实施方式3的半导体装置不具有芯片7 (参照图1)和芯片8 (参照图1)。并且，在半导体芯片2中，形成有M0SFET4、电阻R2以及二极管DI1。由此，如使用后述的图18?图22所说明，能够减少组装智能功率模块或者功率模块时的搭载部件数，能够降低制造成本。此外，智能功率模块或者功率模块的布线基板内的端子的配置等的设计变得容易。
[0204]<形成了MOSFET的半导体芯片的结构>
[0205]接着，说明形成了M0SFET4的半导体芯片2的结构。图18是表示实施方式3中的形成了MOSFET的半导体芯片的结构的俯视图。图19是表示实施方式3中的形成了MOSFET的半导体芯片的结构的主要部分剖视图。在图18中，为了简化理解，表示去除表面保护膜39(参照图19)而透视的状态。图19是沿着图18的C-C线的剖视图。以下，作为M0SFET4，例示在硅(Si)基板上形成的纵型MOSFET进行说明，主要说明与在实施方式I中使用图5以及图6所说明的半导体芯片2不同的点。
[0206]本实施方式3的半导体芯片2的单元形成区域AR41中的结构与使用图5以及图6所说明的实施方式I的半导体芯片2的单元形成区域AR41中的结构同样，省略说明。
[0207]另一方面，在本实施方式3中，n+型半导体基板31除了主面31a侧的单元形成区域AR41和主面31a侧的周边区域AR42之外，还具有主面31a侧的二极管形成区域AR43和主面3 Ia侧的电阻形成区域AR44。二极管形成区域AR43是形成二极管DII的区域，电阻形成区域AR44是形成电阻R2的区域。与单元形成区域AR41相比，二极管形成区域AR43以及电阻形成区域AR44进一步配置在n+型半导体基板31的周边侧，例如配置成被周边区域AR42所包围。
[0208]在二极管形成区域AR43以及电阻形成区域AR44中，与周边区域AR42同样地，在n+型半导体基板31的主面31a上，形成有杂质浓度比n+型半导体基板31更低的η—型漂移层32。在η—型漂移层32上，形成有绝缘膜36。
[0209]在二极管形成区域AR43中，在绝缘膜36上，例如由P型的杂质通过离子注入而导入的多晶硅膜构成的P型的半导体区域37ρ和例如由η型的杂质通过离子注入而导入的多晶硅膜构成的η型的半导体区域37η相互相邻而形成。由P型的半导体区域37ρ和η型的半导体区域37η形成二极管DIl。此外，在电阻形成区域AR44中，在绝缘膜36上，形成有例如由杂质通过离子注入而导入的多晶硅膜构成的电阻膜37r。由电阻膜37r形成电阻R2。即，半导体芯片2包括在n+型半导体基板31上形成的电阻R2和在n+型半导体基板31上形成的二极管DI1。
[0210]在二极管形成区域AR43中，层间绝缘膜38在η—型漂移层32上以覆盖绝缘膜36、p型的半导体区域37p以及η型的半导体区域37η的方式形成。在电阻形成区域AR44中，层间绝缘膜38在η—型漂移层32上以覆盖绝缘膜36以及电阻膜37r的方式形成。
[0211]在二极管形成区域AR43中，在层间绝缘膜38中，形成有贯通层间绝缘膜38而到达P型的半导体区域37p的接触孔38p以及贯通层间绝缘膜38而到达η型的半导体区域37η的接触孔38η。在电阻形成区域AR44中，形成有贯通层间绝缘膜38而到达电阻膜37r的接触孔38rl 以及 38r2。
[0212]在单元形成区域AR41、周边区域AR42以及二极管形成区域AR43中，在接触孔38s及38η的内部以及层间绝缘膜38上形成有源电极4s。此外，源电极4s经由接触孔38η而与η型的半导体区域37η进行电连接。
[0213]在二极管形成区域AR43以及电阻形成区域AR44中，在接触孔38ρ及38r2的内部以及层间绝缘膜38上形成有栅极偏压电极4gb。此外，电阻膜37r经由接触孔38r2、栅极偏压电极4gb以及接触孔38p而与P型的半导体区域37p进行电连接。栅极偏压电极4gb由与源电极3s同层的金属膜构成，例如由以铝作为主分量的金属膜构成。
[0214]在周边区域AR42以及电阻形成区域AR44中，在接触孔38g及38rl的内部以及层间绝缘膜38上形成有保护环布线4w。此外，保护环布线4w经由接触孔38rl而与电阻膜37r进行电连接。
[0215]在单元形成区域AR41、周边区域AR42、二极管形成区域AR43以及电阻形成区域AR44中，在层间绝缘膜38上以覆盖源电极4s、栅极偏压电极4gb以及保护环布线4w的方式形成有表面保护膜39。在二极管形成区域AR43以及电阻形成区域AR44中，在表面保护膜39中，形成有贯通表面保护膜39而到达栅极偏压电极4gb的开口部39gb，由在开口部39gb的底部露出的栅极偏压电极4gb形成栅极偏压衬垫。
[0216]通过具有这样的结构，能够在同一个半导体芯片2内形成M0SFET4、电阻R2以及二极管DI I。
[0217]<智能功率模块>
[0218]接着，说明使用本实施方式3的半导体装置的智能功率模块。图20是示意性地表示使用实施方式3的半导体装置的智能功率模块的一例的俯视图。另外，图20表示去除封止树脂而透视的状态。此外，以下，主要说明与在实施方式I中使用图9所说明的智能功率模块不同的点。
[0219]在本实施方式3中，如使用图19所说明，电阻R2以及二极管DIl形成在半导体芯片2的内部。因此，如图20所示，在实施方式3中的智能功率模块MODI中，与使用图9所说明的实施方式I中的智能功率模块MODI不同，包括电阻R2的芯片7 (参照图9)以及包括二极管D11的芯片8(参照图9)没有搭载在布线基板81上。
[0220]此时，在6个开关元件SW的每一个中，半导体芯片I(结型FET3)的栅电极3g没有与在布线基板81上形成的衬垫3gp连接，经由键合线WA而与半导体芯片2(M0SFET4)的栅极偏压电极4gb进行电连接。
[0221]通过这样的结构，能够减少组装智能功率模块时的搭载部件数，能够降低制造成本。此外，智能功率模块的布线基板内的端子的配置等的设计变得容易。
[0222]另外，在图20中，关于包括各开关元件SW中的电阻Rl的芯片9(参照图9)，例如因形成在半导体芯片2内等的理由，表示没有在布线基板81上搭载的例。
[0223]<功率模块>
[0224]接着，说明使用本实施方式3的半导体装置的功率模块。图21以及图22是示意性地表示使用实施方式3的半导体装置的功率模块的一例的俯视图。另外，图21以及图22表示去除封止树脂而透视的状态。此外，以下，主要说明与在实施方式I中使用图10以及图11所说明的功率模块不同的点。
[0225]在本实施方式3中，如使用图19所说明，电阻R2以及二极管DIl形成在半导体芯片2的内部。因此，如图21所示，在实施方式3中的功率模块M0D2中，与使用图1O所说明的实施方式I中的功率模块M0D2不同，包括电阻R2的芯片7(参照图10)以及包括二极管DII的芯片8(参照图1O)没有搭载在布线基板83上。
[0226]此时，在3个高压侧的开关元件SWl的每一个中，半导体芯片1(结型FET3)的栅电极3g没有与端子83ch连接，经由键合线WA以及绝缘板84b而与半导体芯片2(M0SFET4)的栅极偏压电极4gb进行电连接。
[0227]此外，在3个低压侧的开关元件SW2的每一个中，半导体芯片I的栅电极3g没有与端子83cl连接，经由键合线WA以及绝缘板84b而与半导体芯片2的栅极偏压电极4gb进行电连接。
[0228]通过这样的结构，能够减少组装功率模块时的搭载部件数，能够降低制造成本。此夕卜，功率模块的布线基板内的端子的配置等的设计变得容易。
[0229]另外，如图22所示，也可以替代绝缘板84以及84b(参照图21)，而是设置有与端子74分别电绝缘且分别搭载有3个高压侧的开关元件SWl的各自的半导体芯片2的3个端子84a。此外，也可以替代绝缘板84以及84b(参照图21)，而是设置有与端子73、72以及71分别电绝缘且分别搭载有3个低压侧的开关元件SW2的各自的半导体芯片2的3个端子84a。
[0230]<本实施方式的主要的特征和效果>
[0231]本实施方式3的半导体装置由于具备与实施方式I的半导体装置同样的特征，所以具有与实施方式I的半导体装置具有的效果同样的效果。
[0232]除此之外，在本实施方式3的半导体装置中，与实施方式I的半导体装置不同，M0SFET4、电阻R2以及二极管DIl形成在同一个半导体芯片内。由此，能够减少组装智能功率模块或者功率模块时的搭载部件数，能够降低制造成本。此外，智能功率模块或者功率模块的布线基板内的端子的配置等的设计变得容易。
[0233]以上，基于实施方式具体说明了由本发明人完成的发明，但本发明并不限定于所述实施方式，在不脱离其宗旨的范围内能够进行各种变更是理所当然的。
[0234]标号说明
[0235]1、2半导体芯片
[0236]3 结型FET
[0237]3d、4d 漏电极
[0238]3g、4g 栅电极
[0239]3gp、4gp 衬垫
[0240]3s、4s 源电极
[0241]4 MOSFET
[0242]4gb栅极偏压电极
[0243]4tg沟槽栅电极
[0244]4w保护环布线
[0245]5 二极管
[0246]5a、8a、8sa 阳极
[0247]5c、8c、8sc 阴极
[0248]6电压控制元件
[0249]6a电压施加部
[0250]7、8、9 芯片
[0251]11、31 n+型半导体基板
[0252]lla、31a 主面
[0253]llb、31b 背面
[0254]12、32 η—型漂移层
[0255]13、33 η+型源极层
[0256]14 P型栅极层
[0257]15、35 槽部
[0258]16侧壁隔离层
[0259]17g栅极接触层
[0260]17s源极接触层
[0261]18、38层间绝缘膜
[0262]18g、18s 接触孔
[0263]19,39表面保护膜
[0264]19g、19s、39g、39gb、39s 开口部
[0265]20 p—型终止层
[0266]21保护环布线
[0267]34 P型主体层
[0268]36绝缘膜
[0269]37导电膜
[0270]37g保护环层
[0271]37n、37p半导体区域
[0272]37r电阻膜
[0273]38g、38n、38p、38rl、38r2、38s 接触孔
[0274]41电感器
[0275]42 FRD
[0276]43 IGBT
[0277]44 PFC-1C
[0278]51 ?75 端子
[0279]52p?67p 衬垫
[0280]81、83布线基板
[0281]82、84、84b 绝缘板
[0282]83ch、83cl、84a 端子
[0283]85热敏电阻
[0284]AR3UAR41单元形成区域
[0285]AR32、AR42 周边区域
[0286]AR43 二极管形成区域
[0287]AR44电阻形成区域
[0288]CD电容元件
[0289]CNV变流器
[0290]CTC控制电路
[0291]D 端子
[0292]DBl驱动器块
[0293]DIUDI2 二极管
[0294]DL耗尽层
[0295]DRV栅极驱动器
[0296]El 箭头
[0297]F0、G 端子
[0298]GND接地电位
[0299]INV逆变器
[0300]MODl智能功率模块[0301 ]M0D2功率模块
[0302]MOT电动机
[0303]N、NC、NU、NV、NW、OT、P、S 端子
[0304]PC PFC电路
[0305]PHl U相
[0306]PH2 V相
[0307]PH3 W相
[0308]PS 电源
[0309]R1、R2 电阻
[0310]Sff^SffUSff2 开关元件
[0311]U、UN、UP、V、VDD1、VN、VP、VSS 端子
[0312]VDD电源电位
[0313]W、WN、WP 端子
[0314]WA键合线。
【主权项】
1.一种半导体装置，具备: 具有第一栅电极、第一源电极以及第一漏电极的常开型的结型FET;以及 具有第二栅电极、第二源电极以及第二漏电极的常闭型的MOSFET， 所述第一源电极与所述第二漏电极进行电连接，从而所述结型FET与所述MOSFET串联地连接， 所述第一栅电极与所述第二栅电极进行电连接。2.如权利要求1所述的半导体装置，其中， 具备对施加到所述第一栅电极的电压进行控制的电压控制元件， 所述第一栅电极经由所述电压控制元件而与所述第二栅电极进行电连接。3.如权利要求2所述的半导体装置，其中， 所述电压控制元件包括电阻， 所述第一栅电极经由所述电阻而与所述第二栅电极进行电连接。4.如权利要求3所述的半导体装置，其中， 所述电压控制元件包括第一二极管， 所述第一二极管的第一阳极与所述电阻的所述第一栅电极侧进行电连接， 所述第一二极管的第一阴极与所述MOSFET的所述第二源电极进行电连接。5.如权利要求4所述的半导体装置，其中， 所述电压控制元件包括第二二极管， 所述第一阳极经由所述第二二极管而与所述电阻的所述第一栅电极侧进行电连接， 所述第二二极管的第二阳极与所述电阻的所述第一栅电极侧进行电连接， 所述第二二极管的第二阴极与所述第一阳极进行电连接。6.如权利要求4所述的半导体装置，其中， 具有第一半导体芯片， 所述第一半导体芯片包括: 第一半导体基板； 在所述第一半导体基板形成的所述MOSFET; 在所述第一半导体基板形成的所述电阻；以及 在所述第一半导体基板形成的所述第一二极管。7.如权利要求1所述的半导体装置，其中， 具备多个开关元件， 所述多个开关元件的每一个开关元件具有所述结型FET和所述M0SFET， 由所述多个开关元件形成逆变器， 通过所述逆变器驱动电动机。8.如权利要求1所述的半导体装置，其中， 所述结型FET包括由碳化硅构成的第一半导体区域， 所述MOSFET包括由硅构成的第二半导体区域。9.如权利要求1所述的半导体装置，其中， 所述结型FET包括: η型的第二半导体基板； 在所述第二半导体基板形成的η型的漂移层； 在所述漂移层的上层部形成的η型的源极层； 在俯视时，在所述漂移层中的与所述源极层相邻的部分形成的槽部；以及 在所述漂移层中的在所述槽部的底部露出的部分形成的P型的栅极层， 所述MOSFET是η沟道型。10.—种半导体装置，具备: 具有第一栅电极、第一源电极以及第一漏电极的常开型的结型FET; 具有第二栅电极、第二源电极以及第二漏电极的常闭型的MOSFET;以及 对所述I栅电极施加电压的电压施加部， 所述第一源电极与所述第二漏电极进行电连接，从而所述结型FET与所述MOSFET串联地连接， 所述电压施加部在所述MOSFET为导通状态时将第二电压施加到所述第一栅电极，所述第二电压的极性与在将所述结型FET设为截止状态时施加到所述第一栅电极的第一电压的极性相反。11.如权利要求10所述的半导体装置，其中， 所述第一栅电极经由所述电压施加部而与所述第二栅电极进行电连接。12.如权利要求11所述的半导体装置，其中， 所述电压施加部包括电阻， 所述第一栅电极经由所述电阻而与所述第二栅电极进行电连接。13.如权利要求12所述的半导体装置，其中， 所述电压施加部包括第一二极管， 所述第一二极管的第一阳极与所述电阻的所述第一栅电极侧进行电连接， 所述第一二极管的第一阴极与所述MOSFET的所述第二源电极进行电连接。
【文档编号】H03K17/687GK106067794SQ201610252147
【公开日】2016年11月2日
【申请日】2016年4月21日 公开号201610252147.9, CN 106067794 A, CN 106067794A, CN 201610252147, CN-A-106067794, CN106067794 A, CN106067794A, CN201610252147, CN201610252147.9
【发明人】豊田久志, 山崎幸一, 新井耕一, 关达弘
【申请人】瑞萨电子株式会社