一种眼图采样与重建硬件电路的制作方法
【技术领域】
[0001]本实用新型属于通信传输信号的测量技术领域，具体涉及一种眼图采样与重建硬件电路。
【背景技术】
[0002]现代通信传输系统中，信号在传输过程中由于各种原因会导致损伤，很多情况下是由于传输距离远或是接头老化致使信号衰减，从而发生误码。眼图是评估串行数字信号质量的一种非常直观、高效的测量手段。而且随着信号速率的提高，传统示波器的采样率也已无法满足波形重建的需求，而眼图作为评估串行数字信号质量的一种非常直观、高效的测量手段，使得专用的眼图分析仪器成为信号质量检测的不二之选。
[0003]在眼图分析仪器中，波形采集系统是实现眼图测试的最重要环节，在高速信号领域，完成对信号的准确跟踪并保证足够的采样率需要良好设计的采样系统来实现，因此，采样时钟延时电路是实现系统等效采样的关键电路。但是，现有的采样电路，其电路抗干扰能力及电路稳定性能较差，且采样与数据处理难以实现同步，从而难以确保AD转换过程中的转换精度。
【实用新型内容】
[0004]为解决上述技术问题，本实用新型的目的在于提供一种具有抗干扰能力强、电路运行的稳定性好且模数转换的精度高的眼图采样与重建硬件电路，以解决现有采样电路抗干扰能力及电路稳定性能较差、难以确保AD转换过程中的转换精度的缺陷。
[0005]为实现上述目的，本实用新型之一种眼图采样与重建硬件电路，其特征在于:其包括采样保持电路、ADC驱动电路、ADC采样电路、延时电路、时钟电路，所述的采样保持电路与需要进行数字化处理的信号源模块相连，用于采集模拟信号源输入电压在某一时刻的瞬时值，并在ADC采样电路进行模数转换期间保持输出电压不变，以供模数转换；所述的ADC驱动电路串联于所述的ADC采样电路与采样保持电路之间，用于将所述采样保持电路从信号源模块中采集的单端信号转换为差分信号，并对信号进行放大，以供ADC电路进行模数转换；所述时钟电路的输入端与所述的信号源模块相连，为所述的时钟电路提供同源时钟，且所述延时电路的输出端与所述的ADC采样电路电性相连，以提供全局时钟和精确的延时时钟。
[0006]在上述方案的基础上优选，所述的眼图采样与重建硬件电路进一步还包括一时钟转换电路，且该时钟转换电路连接于所述的ADC采样电路与延时电路之间，用于将单端时钟信号转换为差分时钟信号，以给ADC电路提供转换时钟信号。
[0007]在上述方案的基础上优选，所述的延时电路包括依次连接的LVTTL时钟发生模块、LVTTL转LVPECL模块以及可编程步进延时模块。
[0008]在上述方案的基础上优选，所述的可编程步进延时模块包括相互连接的步进延时模块与延时控制模块，所述步进延时模块与延时控制模块均与LVTTL转LVPECL模块连接。
[0009]在上述方案的基础上优选，所述的眼图采样与重建硬件电路还包括一带显示屏的控制机，所述的ADC采样电路输出端与所述的控制机相连，并使得所述控制机的输出端与所述的延时电路电性相连。
[0010]本实用新型与现有技术相比，其有益效果是:本实用新型的一种眼图采样与重建硬件电路，通过ADC驱动电路将单端信号转换为差分信号，同时通过时钟转换电路将单端时钟信号转换为差分时钟信号，可以极大地提高电路抗干扰能力，提高AD转换的精度；同时，采用统一的时钟源，并配备步进延时时基模块，可保证各模块同步有序进行，提高电路运行效率和稳定性。
【附图说明】
[0011]图1是本实用新型的一种眼图采样与重建硬件电路的结构框图；
[0012]图2是本实用新型的延时电路的结构框图。
【具体实施方式】
[0013]为详细说明本实用新型之技术内容、构造特征、所达成目的及功效，以下兹例举实施例并配合附图详予说明。
[0014]请参阅图1所示，并结合图2所示，本实用新型提供一种眼图采样与重建硬件电路，其特征在于:其包括采样保持电路、ADC驱动电路、ADC采样电路、延时电路、时钟电路，所述的采样保持电路与需要进行数字化处理的信号源模块相连，用于采集模拟信号源输入电压在某一时刻的瞬时值，并在ADC采样电路进行模数转换期间保持输出电压不变，以供模数转换；所述的ADC驱动电路串联于所述的ADC采样电路与采样保持电路之间，用于将所述采样保持电路从信号源模块中采集的单端信号转换为差分信号，并对信号进行放大，以供ADC电路进行模数转换；所述时钟电路的输入端与所述的信号源模块相连，为所述的时钟电路提供同源时钟，且所述延时电路的输出端与所述的ADC采样电路电性相连，以提供全局时钟和精确的延时时钟。优选的，本实用新型的眼图采样与重建硬件电路还包括一时钟转换电路，且该时钟转换电路连接于ADC采样电路与延时电路之间，用于将单端时钟信号转换为差分时钟信号，以给ADC电路提供转换时钟信号。
[0015]本发明通过ADC驱动电路将单端信号转换为差分信号，同时通过时钟转换电路将单端时钟信号转换为差分时钟信号，其目的是用于提高电路抗干扰能力，降低噪声，提高AD转换的精度。ADC采样电路，ADC驱动电路与时钟转换电路均为现有公知技术，这里对其原理作用等不再赘述。其中，ADC采样电路优先采用高分辨率的差分AD芯片，具体可选用型号为 AD9244、AD9445、AD7671 或 AD7677 中的一种。
[0016]请继续参阅图2所示，本实用新型的延时电路包括依次连接的LVTTL时钟发生模块、LVTTL转LVPECL模块以及可编程步进延时模块，其中，可编程步进延时模块包括相互连接的步进延时模块与延时控制模块，步进延时模块与延时控制模块均与LVTTL转LVPECL模块连接。其中，LVTTL时钟发生模块，用于提供LVTTL电平时钟源，其内部采用了高稳定性的VCTCXO晶振(压控温度补偿晶体振荡器)，保证时钟时基漂移小，保证了 AD取样及转换的高精度；LVTTL转LVPECL模块用于将LVTTL (Low Voltage TTL，低电压晶体管-晶体管逻辑)电平转换为LVPECL (Low Voltage Positive ECL,低压正的射极親合逻辑)电平，同时提高电平的转换响应速度和减小信号的传输延迟，传输延迟可达到几个ns甚至更少；可编程步进延时模块用于提供全局时钟和精确的步进延时时钟。
[0017]在上述方案的基础上优选，的眼图采样与重建硬件电路还包括一带显示屏的控制机，所述的ADC采样电路输出端与所述的控制机相连，并使得所述控制机的输出端与所述的延时电路电性相连。
[0018]本发明在AD采样电路与信号源模块之间配备了延时电路，用于在模数转换工作过程中提供全局时钟并提供精确的步进延时时钟，以保证各功能电路同步有序地工作，有效提高电路的运行效率和稳定性，其中，延时电路的工作基本原理为:由LVTTL时钟发生模块将外部输入的全局时钟(由时钟电路提供)转换为LVTTL时钟，LVTTL转LVPECL模块对该时钟进行提速，提速后的时钟一方面送往步进延时模块做输入，另一方面送往延时控制模块做延时同步触发。延时控制模块受控制机的控制，控制机将相应命令写入延时控制模块后启动对步进延时模块的输入时钟进行延时输出，步进延时模块的输出信号送往控制机、时钟转换电路以及信号源模块，保证了各功能电路同步有序地工作，可有效提高电路的运行效率和稳定性。
[0019]本实用新型通过采用高分辨率的差分AD芯片，同时利用ADC驱动电路将单端信号转换为差分信号，利用时钟转换电路将单端时钟信号转换为差分信号，可以极大地提高电路的抗干扰能力，降低噪声，提供模数转换的精度；此外，还采用了统一的时钟源，并配备了延时电路，保证了各功能电路同步有序地工作，有效提尚了电路的运彳丁效率和稳定性。
[0020]综上所述，仅为本实用新型之较佳实施例，不以此限定本实用新型的保护范围，凡依本实用新型专利范围及说明书内容所作的等效变化与修饰，皆为本实用新型专利涵盖的范围之内。
【主权项】
1.一种眼图采样与重建硬件电路，其特征在于:其包括采样保持电路、ADC驱动电路、ADC采样电路、延时电路、时钟电路，所述的采样保持电路与需要进行数字化处理的信号源模块相连，用于采集模拟信号源输入电压在某一时刻的瞬时值，并在ADC采样电路进行模数转换期间保持输出电压不变，以供模数转换；所述的ADC驱动电路串联于所述的ADC采样电路与采样保持电路之间，用于将所述采样保持电路从信号源模块中采集的单端信号转换为差分信号，并对信号进行放大，以供ADC电路进行模数转换；所述时钟电路的输入端与所述的信号源模块相连，为所述的时钟电路提供同源时钟，且所述延时电路的输出端与所述的ADC采样电路电性相连，以提供全局时钟和精确的延时时钟。
2.如权利要求1所述的一种眼图采样与重建硬件电路，其特征在于:所述的眼图采样与重建硬件电路进一步还包括一时钟转换电路，且该时钟转换电路连接于所述的ADC采样电路与延时电路之间，用于将单端时钟信号转换为差分时钟信号，以给ADC电路提供转换时钟信号。
3.如权利要求2所述的一种眼图采样与重建硬件电路，其特征在于:所述的延时电路包括依次连接的LVTTL时钟发生模块、LVTTL转LVPECL模块以及可编程步进延时模块。
4.如权利要求3所述的一种眼图采样与重建硬件电路，其特征在于:所述的可编程步进延时模块包括相互连接的步进延时模块与延时控制模块，所述步进延时模块与延时控制模块均与LVTTL转LVPECL模块连接。
5.如权利要求1所述的一种眼图采样与重建硬件电路，其特征在于:所述的眼图采样与重建硬件电路还包括一带显示屏的控制机，所述的ADC采样电路输出端与所述的控制机相连，并使得所述控制机的输出端与所述的延时电路电性相连。
【专利摘要】一种眼图采样与重建硬件电路,其包括采样保持电路、ADC驱动电路、ADC采样电路、延时电路、时钟电路，采样保持电路与需要进行数字化处理的信号源模块相连；ADC驱动电路串联于ADC采样电路与采样保持电路之间；时钟电路的输入端与信号源模块相连，为时钟电路提供同源时钟，且延时电路的输出端与ADC采样电路电性相连，以提供全局时钟和精确的延时时钟。本实用新型的目的在于提供一种具有抗干扰能力强、电路运行的稳定性好且模数转换的精度高的眼图采样与重建硬件电路，以解决现有采样电路抗干扰能力及电路稳定性能较差、难以确保AD转换过程中的转换精度的缺陷。
【IPC分类】H03M1-54
【公开号】CN204272086
【申请号】CN201420767874
【发明人】周鹏
【申请人】武汉普赛斯电子技术有限公司
【公开日】2015年4月15日
【申请日】2014年12月9日