用于单端信号限幅器的装置的制造方法

用于单端信号限幅器的装置的制造方法
【专利摘要】本申请涉及用于单端信号限幅器的装置。本申请要解决的一个技术问题是提供改进的用于单端信号限幅器的装置。所述装置包括第一电路、第二电路和第三电路。第一电路可以被构造为(i)降低在耦合到存储器通道的数据总线的单端线路上携带的输入值的序列中的当前值，以生成当前值的版本，及(ii)降低第一参考电压，以生成第二参考电压。第二电路可以被构造为关于第一参考电压对当前值进行限幅，以生成第一中间值。第三电路可以被构造为关于第二参考电压对当前值的版本进行限幅，以生成第二中间值。第一中间值和第二中间值总体上限定当前值的限幅值。利用本实用新型，可以实现改进的用于单端信号限幅器的装置。
【专利说明】
用于单端信号限幅器的装置
技术领域
[0001] 本实用新型一般涉及信号限幅，并且更具体地，涉及用于实现具有宽输入电压范 围的单端信号限幅器的装置。
【背景技术】
[0002] DDR4 SDRAM(第四代双倍数据率同步动态随机存取存储器）的常规接口以高达3.2 千兆位每秒的数据率操作。通道退化会造成接口的接收器侧的数据眼图闭合。印刷电路板 迹线的介电和电阻损耗促成通道退化。迹线呈现依赖频率的衰减，这会造成脉冲色散和符 号间干扰(ISI)。来自连接器并经由信号路径中的短截线(stub)的阻抗不连续引起反射，这 会生成更多ISI并进一步降低信噪比。随着DDR4 SDRAM的数据率提高，通道损耗和反射变得 显著。
[0003] 期望实现具有宽输入电压范围的单端信号限幅器。 【实用新型内容】
[0004] 本实用新型要解决的一个技术问题是提供改进的用于单端信号限幅器的装置。
[0005] 本实用新型涉及用于单端信号限幅器的装置，所述装置包括第一电路、第二电路 和第三电路的装置。第一电路被构造为（i)降低在耦合到存储器通道的数据总线的单端线 路上携带的输入值的序列中的当前值，以生成当前值的版本，及(ii)降低第一参考电压，以 生成第二参考电压。第二电路被构造为关于第一参考电压对当前值进行限幅以生成第一中 间值。第三电路被构造为关于第二参考电压对当前值的版本进行限幅以生成第二中间值。 第一中间值和第二中间值限定了当前值的限幅值。
[0006] 在一些实施例中，上述装置方面还包括第四电路，该第四电路被构造为响应于第 一中间值和第二中间值锁存当前值的限幅值。
[0007] 在上述装置方面的一些实施例中，（i)第一电路包括寄存式时钟驱动器(R⑶）电路 中的多个传输门，（i i )第二电路包括RCD电路中的具有匪0S输入晶体管的第一限幅器， (iii)第三电路包括RCD电路中的具有PM0S输入晶体管的第二限幅器，及(iv)第四电路包括 R⑶电路中的锁存器。
[0008] 在上述装置方面的一些实施例中，R⑶电路至少兼容第四代双倍数据率(DDR4)。
[0009] 在上述装置方面的一些实施例中，（i)第一电路、输入值的序列以及第一参考电压 在第一电压域中，（ii)第二电路和第三电路在第二电压域中操作，及(iii)第一电压域具有 比第二电压域更高的电压范围。
[0010]在上述装置方面的一些实施例中，（i)第一电路包括被构造为接收输入值的序列 和第一参考电压的多个电压钳，以及(ii)被构造为生成当前值的版本和第二参考电压的多 个NM0S晶体管。
[0011]在上述装置方面的一些实施例中，第二电路包括被构造为接收第一参考电压和当 前值的多个本征晶体管。
[0012] 在上述装置方面的一些实施例中，第三电路包括多个PM0S晶体管，每个PM0S晶体 管具有低阈值电压并被构造为接收第二参考电压和当前值的版本，其中低阈值电压低至电 源电压的三分之一。
[0013] 在上述装置方面的一些实施例中，其中所述装置引入至多100皮秒的延迟。
[0014] 在上述装置方面的一些实施例中，数据总线是双倍数据率(DDR)存储器模块的地 址/命令总线。
[0015] 在上述装置方面的一些实施例中，DDR存储器模块包括第四代双倍数据率(DDR4) 双列直插存储器模块(DIMM)。
[0016] 本实用新型的一个有益效果是提供了改进的用于单端信号限幅器的装置。
【附图说明】
[0017] 从以下详细的描述以及所附权利要求和附图，本实用新型的实施例将明显，其中： [0018]图1是例示了多个存储器模块的图示；
[0019] 图2是例示了存储器模块的框图；
[0020] 图3是寄存式时钟驱动器电路的接收器部分的框图；
[0021 ]图4是决定反馈均衡电路的框图；
[0022]图5是限幅器电路的框图；
[0023]图6是限幅器电路的示意图；及
[0024] 图7是参考电压的预期操作范围的图示。
【具体实施方式】
[0025] 本实用新型的实施例包括提供具有宽输入电压范围的单端信号限幅器，其可以 (i)具有小的传播延迟，（ii)操作两个并联的限幅器，（iii)降低或消除符号间干扰，（iv)补 偿通道损耗和反射，（V)接收单端信号，（vi)在存储器接口中实现，和/或(vii)在集成电路 内实现。
[0026] 本实用新型的各种实施例一般提供了能够在宽输入电压范围内操作的限幅器电 路。限幅器电路一般提供双限幅器结构，以覆盖宽输入电压范围。每个双限幅器可以用设计 为在低核心电压域操作的设备(如晶体管)来实现，从而获得传播时序效益。可以实现传输 门以最小化或防止在设备的输入节点处的潜在过电压可靠性风险。
[0027] 在限幅器中，匪0S输入晶体管的栅极一般用作输入节点。当数据/参考电压共模电 压高于输入晶体管的开启阈值电压时，NM0S-输入限幅器可以很好地工作。当参考电压降低 时(例如，为电源电压域的三分之一），NM〇S_输入限幅器一般运行得较慢。因此，其它限幅器 可以将PM0S输入晶体管的栅极用作并行输入节点。虽然参考电压可以是电压域的三分之 一，但是PM0S晶体管上的栅极-源极电压可以足够大，从而采样具有短传播延迟的数据。
[0028] 参考图1，显示了示出多个示例电路50a_50n的图示。在示例中，电路50a_50n可以 实现为存储器模块(或板）。例如，存储器模块50a-50n可以实现为第四代双倍数据率(DDR4) 同步动态随机存取存储器(SDRAM)模块。存储器模块50a-50n可以包括多个块(或电路)90a-90η、块(或电路）100和/或各种其它块、电路、引脚、连接器和/或迹线。电路90a-90n可以被 构造为数据缓冲器。电路100可以被实现为寄存式时钟驱动器(R⑶）。在示例中，R⑶电路100 可以被实现为DDR4RCD电路。存储器模块50a-50n的组件的类型、布置和/或数量可以变化以 满足特定实现方式的设计标准。
[0029] 存储器模块50a-50n被示出为连接到块(或电路)20。电路20可以是存储器控制器。 电路20可以位于诸如计算引擎的另一设备中。各种连接器/引脚/迹线60可以实现为将存储 器模块50a-50n连接到存储器控制器20。在一些实施例中，连接器/引脚/迹线60可以是288 引脚构造。在示例中，存储器控制器20可以是计算机主板的组件。在另一个示例中，存储器 控制器20可以是微处理器的组件。在又一个示例中，存储器控制器20可以是中央处理单元 (CPU)的组件。
[0030] 在示例中，连接器/引脚/迹线60中的一些可以是存储器模块50a-50n的部分并且 连接器/引脚/迹线60中的一些可以是主板和/或存储器控制器20的部分。存储器模块50a-50η可以被连接到计算机主板(例如，通过引脚、迹线和/或连接器60)以在计算设备的组件 和存储器模块50a-50n之间传送数据。在示例中，存储器控制器20可以被实现在主板的北桥 上和/或被实现为微处理器(例如，Intel CPU、AMDCPU、ARM CPU等）的组件。可以根据特定实 现方式的设计标准来变化存储器控制器20的实现方式。
[0031] 在各种实施例中，存储器模块50a-50n可以是DDR4 SDRAM存储器模块。DDR4 SDRAM 模块50a-50n可以具有每模块512千兆字节(GB)、太字节或更高的存储器模块密度(例如，与 DDR3中的每双列直插式存储器模块(DIMM)128GB相比）JDR4 SDRAM存储器模块50a-50n可 以在1.2-1.35伏(V)的电压以800-2133兆赫(MHz)之间的频率操作（例如，与在DDR3中的 1.5-1.65伏以400-1067MHZ之间的频率相比较）。在一些实施例中，存储器模块50a-50n可以 实现为低电压DDR4并且在1.05V操作。例如，与DDR3存储器相比，DDR4 SDRAM存储器模块 50a-50n可以实现35 %的功率节省。DDR4 SDRAM存储器模块50a-50n可以以2.13-4.26千兆 传输每秒(GT/s)以及更高的速度(例如，相比于DDR3中0.8-2.13GT/s)来传输数据。可以根 据特定实现方式的设计标准来变化存储器模块50a-50n的操作参数。
[0032]在示例中，存储器模块50a-50n可以兼容联合电子设备工程会议(JEDEC)固态技术 协会于2013年11月在弗吉尼亚阿灵顿发布的规范JESD79-4A中标题为"DDR4SDRAM"的DDR4 规范。通过引用其全部内容将DDR4规范的合适部分并入此处。
[0033] 存储器模块50a-50n可以实现为DDR4低负载DIMM(LRDIMM)或DDR4寄存式DIMM (RDMM)。数据缓冲器90a-90n可以允许以DDR4 LRDMM构造的存储器模块50a-50n以相比 DDR4 RDMM更高的带宽和/或更高的容量操作（例如，在384GB容量，对于DDR4 LRDMM为 1333MT/s，相比对于DDR4 RDMM为1067MT/s)。例如，相比于DDR4 RDMM构造，存储器模块 50a-50n的DDR4 LRDIMM构造可以允许数据信号的提高的信号完整性、通过数据缓冲器90a-90η的更低的组件延迟和/或存储器控制器20的更好的智能和/或后缓冲觉察。
[0034]参考图2,显示了示出存储器模块50a的框图。存储器模块50a可以是存储器模块 50b-50n的代表。示出了存储器模块50a与存储器控制器20进行通信。存储器控制器20被示 为是块(或电路）1〇的部分。电路10可以是与存储器模块50a通信的主板或其它电子组件或 计算引擎。
[0035] 存储器模块50a可以包括一个或多个块（或电路)80a-80n和/或RCD电路100。电路 80a-80n可以实现存储器模块50a的数据路径。例如，数据路径80a可以包括块82a和/或数 据缓冲器90a。数据路径80b-80n可以具有相似的实现方式。电路82a-82n每个可以实现为存 储器通道。存储器通道82a-82n中的每个通道可以包括多个块(或电路)84a-84n。电路84a-84η可以实现为随机存取存储器(RAM)芯片。例如，RAM芯片84a-84n可以实现易失性存储器， 诸如动态RAM(DRAM)。在一些实施例中，RAM芯片84a-84n可以物理地位于存储器模块50a-50η的电路板的两侧(例如，前和后）。可以根据特定实现方式的设计标准来变化存储器模块 50a上的存储器的容量。
[0036] 存储器控制器20可以生成信号（例如，CLK)以及多个控制信号（例如，ADDR/CMD)。 信号CLK和/或信号ADDR/CMD可以被呈现给R⑶电路100。数据总线30可以连接在存储器控制 器20和数据路径80a-80n之间。存储器控制器20可以生成和/或接收从数据总线30呈现/接 收的数据信号(例如，DQa-DQn)。信号DQa-DQn可以被呈现给数据路径80a-80n中的每个数据 路径。
[0037] R⑶电路100可以被构造为与存储器控制器20、存储器通道82a-82n和/或数据缓冲 器90a-90n进行通信。RCD电路100可以解码从存储器控制器20接收到的指令。例如，R⑶电路 100可以接收寄存器命令字（RCW)。在另一示例中，RCD电路100可以接收缓冲器控制字 (BCWhRCD电路100可以被构造为训练DRAM芯片84a-84n、数据缓冲器90a-90n和/或存储器 控制器20之间的命令线和地址线。例如，RCW可以从存储器控制器20流向R⑶电路100。RCW可 以用于配置RCD电路100。
[0038] 可以在LRDI丽构造和ΜΠΜΜ构造中均使用RCD电路HKLRCD电路100可以实现32位1 :2命令/地址寄存器。R⑶电路100可以支持高速总线(例如，R⑶电路100和数据缓冲器90a-90η之间的BC0M总线）。RCD电路100可以实现自动阻抗校准。R⑶电路100可以实现命令/地址 奇偶校验。R⑶电路100可以控制寄存器RCW回读。R⑶电路100可以实现1MHz内部集成电路 (I2C)总线(例如，串行总线）。到RCD电路100的输入可以是使用外部和/或内部电压的伪差 分。RCD电路100的时钟输出、命令/地址输出、控制输出和/或数据缓冲控制输出可以以组来 启用并且以不同强度被独立地驱动。
[0039] RCD电路100可以从存储器控制器20接收信号CLK和/或信号ADDR/CMD。可以使用 R⑶电路100的各种数字逻辑组件来生成基于信号CLK和/或信号ADDR/CMD和/或其它信号 (例如，RCW)的信号。R⑶电路100也可以被构造为生成一个信号（例如，CLK'）以及多个信号 (例如，ADDR'/CMD'）。例如，信号CLK'可以是DDR4规范中的信号Y_CLK。信号CLK'和/或信号 ADDR'/CMD '可以被呈现给存储器通道82a-82n中的每个存储器通道。例如，信号CLK '和/或 信号ADDR'/CMD'可以在公共总线54上传输。R⑶电路100可以生成一个或多个信号（例如， DBC)。信号DBC可以被呈现给数据缓冲器90a-90n。信号DBC可以在公共总线56(例如，数据缓 冲控制总线)上传输。
[0040]数据缓冲器90a-90n可以被构造为从总线56接收数据。数据缓冲器90a-90n可以被 构造为向总线30生成数据或从其接收数据。总线30可以包括迹线、引脚和/或存储器控制器 20和数据缓冲器90a-90n之间的连接。总线58可以承载数据缓冲器90a-90n和存储器通道 82a-82n之间的数据。数据缓冲器90a-90n可以被构造为缓冲总线30和58上用于写操作的数 据（例如，从存储器控制器20传输到相应的存储器通道82a-82n的数据）。数据缓冲器90a-90η可以被构造为缓冲总线30和58上用于读操作的数据（例如，从相应的存储器通道82a-82η传输到存储器控制器20的数据）。
[0041 ] 数据缓冲器90a-90n可以以小单元(例如，4位半字节）与DRAM芯片84a-84n交换数 据。在各种实施例中，DRAM芯片84a-84n可以布置在多组（例如，两组）中。对于两组/两个 DRAM芯片84a-84b的实现方式，每组可以包含单个DRAM芯片84a-84n。每个DRAM芯片84A-84b 可以通过高半字节和低半字节连接到相应的数据缓冲器90a-90n。对于两组/四个DRAM芯片 84a-84d的实现方式，每组可以包含两个DRAM芯片84a-84d。一组可以通过高半字节连接到 相应的数据缓冲器90a-90n。另一组可以通过低半字节连接到相应的数据缓冲器90a-90n。 对于两组/八个DRAM芯片84a-84h的实现方式，每组可以包含DRAM芯片84a-84h中的四个。一 组四个DRAM芯片84a-84d可以通过高半字节连接到相应的数据缓冲器90a-90n。另一组四个 DRAM芯片84e-84h可以通过低半字节连接到相应的数据缓冲器90a-90n。可以实现其它数量 的组、其它数量的DRAM芯片以及其它数据单元大小来满足特定实现方式的设计标准。
[0042] DDR4 LRDHM构造可以将数据负载的数量从最大几个(例如，四个)数据负载向下 降低到单个数据负载来提高存储器模块的数据总线（例如，总线30)上的信号完整性。分布 式数据缓冲器90a-90n可以允许DDR4 LRDIMM设计与使用集中式存储器缓冲器的DDR3 LRDMM设计相比实现更短的I/O迹线长度。例如，连接到存储器通道82a-82n的更短的短截 线(stub)会导致不太明显的信号反射(例如，提高的信号完整性）。在另一示例中，更短的迹 线会导致延迟减小（例如，接近1.2纳秒(ns)，比DDR3缓冲存储器小50%的延迟）。在又一示 例中，更短的迹线可以降低I/O总线的周转时间。例如，在没有分布式数据缓冲器90a-90n的 情况下(例如，在DDR3存储器应用中），迹线将被敷设到集中定位的存储器缓冲器，从而与图 2中示出的DDR4 LRDIMM的实现方式相比，将迹线长度增加到高达六英寸。
[0043] 在一些实施例中，DDR4 LRDMM构造可以实现数据缓冲器90a-90n中的九个。存储 器模块50a-50n可以实现2毫米(mm)前侧总线迹线和后侧迹线（例如，连接器/引脚/迹线 60)。通过数据缓冲器90a-90n的传播延迟可以比通过DDR3存储器缓冲器的延迟快33% (例 如，导致延迟减小）。在一些实施例中，数据缓冲器90a-90n可以比用于DDR3应用中的数据缓 冲器更小(例如，减小的面积参数）。
[0044] 参考图3,示出了根据本实用新型实施例的RCD电路100的接收器部分的框图。接收 器部分一般包括均衡块(或电路）102和参考电压发生器块(或电路）104。
[0045] 输入信号（例如，IN)可以由电路102从连接器/引脚/迹线60接收。在各种实施例 中，信号IN可以代表信号CMD中的命令、信号ADDR中的地址和/或从存储器控制器20传送到 R⑶电路100的其它信息中的任何一些。输入/输出电压(或功率)域(例如，VDDI0)可以由电 路104接收。电路104可以生成呈现给电路102的参考信号（例如，VREF)。信号VREF可以输送 固定的参考电压。输出信号（例如，OUT)可以由电路102生成。信号OUT可以携带在信号IN中 接收到的信息位(或脉冲）的均衡版本。信号OUT可以被实现为差分信号。
[0046]电路102可以实现决定反馈均衡(DFE)电路。DFE电路102可以可操作地将单端信号 IN转换成差分信号OUT。在DFE电路102内，先前位决定一般在反馈回路中被使用并被减去。 DFE电路102可以减去后标记(post-cursor)或前标记符号间干扰，而不放大高频噪声或串 扰并且因此可以达到比其它均衡技术更好的信噪比。
[0047] DFE电路102可以在多点单端应用中用于通道均衡。K-抽头直接反馈DFE操作可以 适于DDR4存储器接口应用，其中短传播延迟(例如，小于40皮秒)会有助于维持紧张的时序 预算。DFE电路102可以利用核心晶体管(例如，NM0S晶体管)作为输入设备来实现，以实现小 的建立时间和ck-q延迟。由DFE电路102生成的差分信号OUT中的电压电平一般不超过由核 心晶体管使用的核心电压域VDDC的最大操作电压(例如，0.9伏）。
[0048] DFE电路102-般消除了对输入信号使用在前连续时间线性均衡器(CTLE)和/或限 幅放大器(LA)。与常见的设计相比，CTLE和LA电路的缺乏减少了引入到时序路径的传播延 迟。DFE电路102可以被构造为对信号IN中的信息提高数据眼图高度并提高宽度shmoo结果。 因为信号IN和参考电压信号VREF中的信息来自输入/输出电压域VDDI0(例如，1.2伏），所以 DFE电路102-般被放在输入/输出电压域VDDI0之下。DFE电路102-般被构造为在差分信号 OUT中创建合适的电压摆动。
[0049] 电路104可以实现参考电压(VREF)发生电路。VREF电路104可以操作为向DFE电路 102的多个(例如，高达33个)拷贝提供信号VREF中的固定参考电压。在一些实施例中，信号 VREF可以被生成为输入/输出电压域VDDI0的一部分(例如，一半）。其它的参考电压可以被 生成以满足特定实现方式的设计标准。在各种实施例中，参考电压发生器电路104的多个实 例可以基于消耗信号VREF的DFE电路102的数量来实现。
[0050] 参考图4,示出了DFE电路102的示例实现方式的框图。DFE电路102-般包括块(或 电路）110、块(或电路）112、块(或电路）114和块(或电路）116。信号IN可以由电路110接收。 电路110可以从电路116接收信号（例如，DF)。信号DF可以传送被用来调整信号IN中的数据 的均衡值(或校正数据）。
[0051 ]信号（例如，DP)可以由电路110生成并传送到电路112。信号DP可以携带信号IN与 信号DF之差。电路112可以生成信号OUT。信号OUT可以由电路114接收。电路114可以生成信 号(例如，PN)。信号PN可以为信号IN中的数据提供校正信息。信号PN可以由电路116接收。 [0052]电路110可以实现求和电路。电路110-般操作为将信号DF中的数据的反相加到信 号IN上，以生成信号DP。信号DF中反相数据的相加（数据的相减）一般从信号IN(例如，IN (N))中的数据的当前样本(例如，样本N)减去后标记或前标记符号间干扰(ISI)。
[0053]电路112可以实现限幅器电路。限幅器112可以操作为基于在信号VREF中接收到的 参考电压将单端信号DP转换成差分信号OUT。相对于参考电压进行采样的数据输入电压一 般在时钟信号CLK的具体过渡(例如，从低到高)时生效。限幅器112的两个输入分支之间的 较高电压可以占上风并且驱动来自相应的锁存器的更多电流。当时钟信号CLK从高到低过 渡时，锁存器可以保持当前状态并等待下一次数据采样。当信号DP中的数据高于信号CLK的 正沿上的信号VREF时，限幅器112可以对高电压(例如，逻辑1)进行采样。当信号DP中的数 据低于时钟信号CLK的正沿上的信号VREF时，限幅器112可以对低电压(例如，逻辑0)进行采 样。可以在信号〇UT(例如，0UT(N))中携带信号DP中接收到的针对样本N的信息的整形版本。 整形一般保留信息的电平部分，该部分代表在连续过渡之间的间隔中的信息的额定值。 [0054] 电路114可以实现DFE解码器电路。DFE解码器电路114 一般操作为延迟在信号OUT 中接收到的一个或多个样本并且将该延迟的样本乘以乘法因子。结果得到的乘积可以被用 来生成信号PN中的多个控制值。
[0055]电路116可以实现放大器电路。放大器电路116-般操作为基于在信号PN中接收到 的控制值生成信号DF。在各种实施例中，信号PN中的控制值可以被用来控制信号DF中的一 对当前值。
[0056] 参考图5,示出了限幅器112的示例实现方式的框图。限幅器112-般包括块(或电 路）140、块(或电路）142、块(或电路）144和块(或电路）146。信号DP可以由电路140接收。信 号VREF可以由电路140接收。电路146可以生成信号OUT(N)。
[0057] 一对信号(例如，DPA和DNA)可以由电路140生成并传送到电路142。信号DPA-般携 带来自信号PD的数据。信号DNA可以携带在信号VREF中接收到的参考电压。电路140可以生 成被电路144接收的一对信号（例如，DPB和DNB)。信号DPB可以是信号DPA中数据的电压降低 版本。信号DNB可以是信号DNA中参考电压的电压降低版本。一对信号（例如，A2P和A2N)可以 由电路142生成并呈现给电路146。信号A2P和A2N可以输送信号DPA中数据的差分限幅版本。 电路146可以接收由电路144生成的信号的差分对(例如，B2P和B2N)。信号B2P和B2N可以输 送信号DPB中数据的差分限幅版本。
[0058]电路140可以实现传输门电路。传输门140-般操作为将信号DP和VREF中的数据钳 位在电压范围中。电压范围可以在输入/输出电压域VDDI0中的正轨和信号地之间。已钳位 的电压可以分别出现在信号DPA和信号DNA中。传输门140还可以操作为使用一对传输(或 传递）门生成数据和参考电压的电压降低版本。为了防止在P-限幅器144的输入设备上的潜 在的过电压问题，传输门可以置于信号DP的数据和限幅器144之间。传输门可以没有任何损 耗地传送信号DP中的低电压，并通过晶体管开启阈值电压降低信号DP中的高电压。为了良 好的对称性，可以将相似的传输门置于信号VREF的路径上。数据和参考电压的电压降低版 本可以分别出现在信号DPB和信号DNB中。
[0059]电路142可以实现N-限幅器电路。N-限幅器电路142-般操作为将在信号DPA中接 收到的数据相对于在信号DNA中接收到的参考电压进行限幅。已限幅的数据可以出现在差 分信号A2P和A2N中。N-限幅器电路142可以在核心电压域VDDC中操作。
[0060] 电路144可以实现P-限幅器电路。P-限幅器电路144 一般操作为将在信号DPB中接 收到的数据相对于在信号DNB中接收到的参考电压进行限幅。已限幅的数据可以出现在差 分信号B2P和B2N中。P-限幅器电路144可以在核心电压域VDDC中操作。
[0061] 电路146可以实现为锁存器电路。锁存器146-般操作为锁存基于信号A2P、A2N、 B2P和B2N的已限幅的数据。已锁存的数据可以出现在信号OUT(N)中。锁存器146可以在核心 电压域VDDC中操作。
[0062] 参考图6,示出了限幅器112的示例实现方式的示意图。限幅器112-般整合求和电 路11〇(见图4)。先前数据位可以由限幅器112采样并传送到DFE解码器电路114。信号PN中的 一系列分支可以并联地与放大器116连接。放大器116可以生成信号DF中的作为至N-限幅器 142和P-限幅器144的输入对并联连接的多个分量(例如信号A1P、A1N、B1P和BIN)。连接可以 实现在信号IN/VREF和反馈信号DF中接收到的电流的负求和。
[0063]电路140-般包括多个电阻器R1和R2、多个二极管D1至D4以及多个晶体管Q15和 Q16。可以将电阻器R1以及二极管D1和D2构造为针对信号DP的钳位电路。可以将电阻器R2以 及二极管D3和D4构造为针对信号VREF的钳位电路。
[0064]二极管D1可以防止信号DPA的电压超过输入/输出电压域VDDI0(例如1.2伏特）的 高轨的程度达二极管阈值电压。二极管D2可以防止信号DPA的电压下降到低于信号地的程 度大于二极管阈值电压。晶体管Q15可以被构造为传输门。晶体管Q15-般在信号DPA中提供 受控电压降，以生成信号DPB。在各个实施例中，晶体管Q15可以实现为匪0S晶体管。晶体管 Q15的栅极可以设置成输入/输出电压域VDDI0的分数Y(例如，Y = 0.8至0.925)，以限制信号 DPB中的最高电压。信号DPB可以位于核心电压域VDDC (例如，0.9伏特）中。
[0065]二极管D3可以防止信号VREF的电压超过输入/输出电压域VDDI0的高轨的程度达 二极管阈值电压。二极管D4可以防止信号VREF的电压下降到低于信号地的程度大于二极管 阈值电压。晶体管Q16可以被构造为传输门。晶体管Q16可以在信号DNA中提供受控电压降， 以生成信号DNB。在各个实施例中，晶体管Q16可以实现为NM0S晶体管。晶体管Q16的栅极可 以设置成输入/输出电压域VDDI0的分数Y，以限制信号DNB中的最高电压。信号DNB可以位于 核心电压域VDDC中。
[0066] N-限幅器142-般包括多个晶体管Q1至Q7。在各个实施例中，晶体管Q1至Q4和晶体 管Q7可以实现为匪0S晶体管。晶体管Q5和Q6可以实现为PM0S晶体管。可以实现为其它晶体 管类型以满足特定应用的设计标准。
[0067]晶体管Q1至Q6可以布置为差分放大器。在各个实施例中，晶体管Q1和Q2可以实现 为本征12晶体管(例如，具有几乎是零伏特的开启阈值电压的晶体管）。信号DPA可以由晶体 管Q1的栅极接收。信号A1N可以连接至将晶体管Q1的漏极连接至晶体管Q3的源极的节点。信 号A2N可以连接至将晶体管Q3的漏极连接至晶体管Q5的源极的节点。
[0068]信号DNA可以由晶体管Q2的栅极接收。信号A1P可以连接至将晶体管Q2的漏极连 接至晶体管Q4的源极的节点。信号A2P可以连接至将晶体管Q4的漏极连接至晶体管Q6的源 极的节点。
[0069]晶体管Q1和Q2的源极可以连接至晶体管Q7的漏极。晶体管Q7的栅极可以接收信号 CLK。晶体管Q7的源极可以连接至信号地。
[0070] 晶体管Q3和Q4的栅极可以交叉耦合到对方的源极。晶体管Q5和Q6的栅极可以交叉 耦合到对方的源极。晶体管Q3和Q4的漏极可以连接至晶体管Q5和Q6相应的源极。晶体管Q5 和Q6的漏极可以连接至核心电压域VDDC。
[0071] P-限幅器144一般包括多个晶体管Q8至Q14。在各个实施例中，晶体管Q12和Q13可 以实现为NM0S晶体管。晶体管Q8至Q11和晶体管Q14可以实现为PM0S晶体管。可以实现为其 它晶体管类型以满足特定应用的设计标准。
[0072]晶体管Q8至Q13可以布置为差分放大器。在各个实施例中，晶体管Q8和Q9可以实现 为低阈值电压晶体管。信号DPB可以由晶体管Q8的栅极接收。信号BIN可以连接至将晶体管 Q8的漏极连接至晶体管Q10的源极的节点。信号B2N可以连接至将晶体管Q10的漏极连接至 晶体管Q12的漏极的节点。
[0073]信号DNB可以由晶体管Q9的栅极接收。信号B1P可以连接至将晶体管Q9的漏极连接 至晶体管Q11的源极的节点。信号B2P可以连接至将晶体管Q11的源极连接至晶体管Q13的源 极的节点。
[0074]晶体管Q8和Q9的源极可以连接至晶体管Q14的漏极。晶体管Q14的栅极可以接收信 号CLK的反相(例如，5Ii)。晶体管Q14的源极可以连接至核心电压域VDDC。
[0075]晶体管Q10和Q11的栅极可以交叉耦合到对方的漏极。晶体管Q12和Q13的栅极可以 交叉耦合到对方的漏极。晶体管Q10和Q11的漏极可以连接至晶体管Q12和Q13相应的漏极。 晶体管Q12和Q13的源极可以连接至信号地。
[0076] 锁存器146-般包括多个晶体管Q17至Q24以及多个反相器U1至U5。反相器中的两 个(U1和U2)可以将信号A2P和A2N反相，以分别生成信号A3N和A3P。反相器中的两个(U3和 U4)可以将信号B2P和B2N反相，以分别生成信号B3N和B3P。锁存器可以由反相器中的两个 〇]5和1]6)来形成。
[0077] 晶体管Q17至Q24的栅极可以分别接收信号Β3Ρ、Β2Ρ、Α2Ρ、Α3Ρ、Α2Ν、Α3Ν、Β3Γ^ΡΒ2Ν。 晶体管Q17和Q19可以连接在核心电压域VDDC和反相器U5的输入之间。晶体管Q18和Q20可以 连接在信号地和反相器U5的输入之间。晶体管Q21和Q23可以连接在核心电压域VDDC和反相 器U6的输入之间。晶体管Q22和Q24可以连接在信号地和反相器U6的输入之间。信号OUTPUT 以由反相器U6生成。信号0UTP可以由反相器U5生成。
[0078] 限幅器112的模拟一般表现出在信号VREF从0.33XVDD到0.67XVDD的宽电压范围 内良好的时序性能，其中VDD可以是系统电压域VDD(例如，1.2伏特）。下表1一般提供当VREF = VDDXKref时在信号VREF中电压范围上在皮秒(ps)内的限幅器传播延迟(Tpd)的模拟结 果。
[0079]表1
[0081] 模拟一般表现出在信号VREF的电压范围上相似的延迟性能(例如，小于lOOps)。
[0082] 参考图7,示出了信号VREF的预期操作范围的图示160。信号VREF-般位于系统电 压域VDD中。在各个实施例中，输入/输出电压域VDDI0可以与系统电压域VDD相匹配。
[0083]由于主机9 2的发送器输出和R⑶电路100的接收器输入之间的通道退化，DDR4规范 一般设置输入限幅器参考电压操作范围162。信号VREF的电压可以在从最小操作点(例如， 0.33 X VDD的VREFMIN)到最大操作点（例如，0.67 X VDD的VREFMAX)的范围。在常见的应用 中，信号VREF的电压可以在小于操作范围162的系统方差164的范围。系统方差164-般以输 入/输出电压域VDD的大致中间为中心。
[0084] 虽然图4 一般示出了在接收信息的同时在RCD电路100的情境中的限幅器112,但限 幅器112的拷贝可以在其它位置、其它数据路径和/或其它控制路径处实现。在一些实施例 中，限幅器112的拷贝可以位于数据缓冲器电路90a-90n中，以改善在写周期期间从存储器 控制器20接收的信号。在各种实施例中，限幅器112的拷贝可以位于数据总线30的另一端， 以改善由存储器模块50a-50n生成并由存储器控制器20接收的各种信号。例如，存储器控制 器20可以包括限幅器112的拷贝，以读出在读周期期间在来自存储器模块50a-50n的信号 DQa-DQn中所发送的数据。限幅器112的实例也可以在存储器模块50a-50n中的其它电路中 实现。
[0085] 本实用新型还涵盖涉及对输入值的序列进行限幅的方法的方面，该方法包括步骤 (i)在电路处接收第一参考电压和耦合到存储器通道的数据总线的单端线路上携带的输入 值的序列中的当前值，（ii)降低输入值的序列中的当前值，以生成当前值的版本，（iii)降 低第一参考电压以生成第二参考电压，（iv)关于第一参考电压对输入值的序列中的当前值 进行限幅，以生成第一中间值，以及(v)关于第二参考电压对输入值的序列中的当前值的版 本进行限幅以生成第二中间值。第一中间值和第二中间值限定了当前值的限幅值。
[0086] 在一些实施例中，上述方法方面还包括响应于第一中间值和第二中间值锁存当前 值的限幅值的步骤。
[0087] 在上述方法方面的一些实施例中，（i)输入值的序列和第一参考电压在第一电压 域中，（ii)第一中间值、第二中间值以及第二参考电压在第二电压域中，及（iii)第一电压 域具有比第二电压域更高的电压范围。
[0088] 在上述方法方面的一些实施例中，步骤是至少兼容第四代双倍数据率(DDR4)。
[0089] 在上述方法方面的一些实施例中，采用多个本征晶体管关于第一参考电压对输入 值的序列中的当前值进行限幅。
[0090] 在上述方法方面的一些实施例中，（i)采用多个PM0S晶体管关于第二参考电压对 输入值的序列中的当前值的版本进行限幅，每一个PM0S晶体管具有低阈值电压及（ii)该低 阈值电压低至电源电压的三分之一。
[0091] 在上述方法方面的一些实施例中，输出信号的变化从时钟信号的沿至多延迟100 皮秒。
[0092]在上述方法方面的一些实施例中，数据总线是双倍数据率(DDR)存储器模块的地 址/命令总线。
[0093]在上述方法方面的一些实施例中，DDR存储器模块包括第四代双倍数据率(DDR4) 双列直插存储器模块(DIMM)。
[0094]虽然本实用新型的实施例已在DDR4应用的情境中进行了描述，但本实用新型并不 限于DDR4应用，而是也可以在其它高数据率数字通信应用中应用，其中不同的传输线效应、 交叉耦合效应、行波失真、相位变化、阻抗失配和/或线路不平衡可能存在。本实用新型解决 了与高速通信、灵活时钟结构、指定的命令集和有损传输线相关的问题。未来的各代DDR可 以被预期提供增加的速度、更大的灵活性、附加的命令和不同的传播特性。本实用新型还可 以适用于与现有的(传统)存储器规范或将来的存储器规范兼容地实现的存储器系统。
[0095] 图1至图6的图示中示出的功能和结构可以使用根据本说明书的教导编程的传统 的通用处理器、数字计算机、微处理器、微控制器、分布式计算机资源和/或类似的计算机器 中的一个或多个来设计、建模、模拟和/或仿真，这对本领域技术人员是清楚的。熟练的程序 员基于本公开的教导可以容易地准备适合的软件、固件、代码、例程、指令、操作码、微码和/ 或程序模块，这对本领域技术人员也是清楚的。软件一般嵌入一个介质或几个介质中（例 如，非瞬时性存储介质），并且可以由处理器中的一个或多个顺序地或并行执行。
[0096] 本实用新型的实施例还可以以如下中的一个或多个来实现:ASIC(专用集成电 路）、FPGA(现场可编程门阵列）、PLD(可编程逻辑器件）、CPLD(复杂可编程逻辑器件）、海量 门（sea-of-gates)、ASSP(专用标准产品）和集成电路。可以基于一种或多种硬件描述语言 实现电路。可以联合闪存存储器、非易失性存储器、随机存取存储器、只读存储器、磁盘、软 盘，光盘(诸如DVD和DVD RAM)、磁光盘和/或分布式存储系统来使用本实用新型的实施例。
[0097] 当在本文中结合"是"和动词使用时，术语"可以"和"一般"是要传达描述是示例性 的并且被相信广泛到足以既涵盖在本公开内容中给出的具体例子又涵盖可以基于该公开 内容得出的备选例子的意图。如在本文所使用的，术语"可以"和"一般"不应当被认为是必 然暗示忽略对应元素的期望或可能性。如本文中使用的，术语"同时地"意在描述共享一些 公共时段的事件，但是术语并不意在将事件限制为在同样的时间点开始、在同样的时间点 结束或具有相同的持续时间。
[0098] 虽然参考其实施例具体地示出和描述了本实用新型，但是本领域技术人员应当理 解，在不脱离本实用新型的范围的情况下，可以对本实用新型的形式和细节做出各种改变。
[0099] 附图标记的描述：
[0100] 20,存储器控制器；
[0101] 104，VREF 生成器；
[0102] 140,传输门；
[0103] 142，N_ 限幅器；
[0104] 144，P_ 限幅器；
[0105] 146,锁存器；
[0106] 162，VREF 范围；
[0107] 164,系统方差。
【主权项】
1. 一种用于单端信号限幅器的装置，其特征在于所述装置包括： 第一电路，所述第一电路被构造为（i)降低在耦合到存储器通道的数据总线的单端线 路上携带的输入值的序列中的当前值，以生成所述当前值的版本，及（ii)降低第一参考电 压，以生成第二参考电压； 第二电路，所述第二电路被构造为关于所述第一参考电压对所述当前值进行限幅以生 成第一中间值；以及 第三电路，所述第三电路被构造为关于所述第二参考电压对所述当前值的所述版本进 行限幅以生成第二中间值，其中所述第一中间值和所述第二中间值限定了所述当前值的限 幅值。2. 根据权利要求1所述的装置，其特征在于:所述装置还包括第四电路，所述第四电路 被构造为响应于所述第一中间值和所述第二中间值锁存所述当前值的所述限幅值。3. 根据权利要求2所述的装置，其特征在于：（i)所述第一电路包括寄存式时钟驱动器 RCD电路中的多个传输门，（i i)所述第二电路包括所述RCD电路中的具有匪0S输入晶体管的 第一限幅器，（iii)所述第三电路包括所述RCD电路中的具有PMOS输入晶体管的第二限幅 器，并且(iv)所述第四电路包括所述RCD电路中的锁存器。4. 根据权利要求3所述的装置，其特征在于:所述RCD电路至少兼容第四代双倍数据率 DDR4。5. 根据权利要求1所述的装置，其特征在于：（i)所述第一电路、所述输入值的序列以及 所述第一参考电压在第一电压域中，（ii)所述第二电路和所述第三电路在第二电压域中操 作，并且(iii)所述第一电压域具有比所述第二电压域更高的电压范围。6. 根据权利要求1所述的装置，其特征在于：（i)所述第一电路包括被构造为接收所述 输入值的序列和所述第一参考电压的多个电压钳，以及(ii)被构造为生成所述当前值的所 述版本和所述第二参考电压的多个NMOS晶体管。7. 根据权利要求1所述的装置，其特征在于:所述第二电路包括被构造为接收所述第一 参考电压和所述当前值的多个本征晶体管。8. 根据权利要求1所述的装置，其特征在于:所述第三电路包括多个PMOS晶体管，每个 PMOS晶体管具有低阈值电压并被构造为接收所述第二参考电压和所述当前值的所述版本， 其中所述低阈值电压低至电源电压的三分之一。9. 根据权利要求1所述的装置，其特征在于:所述装置引入至多100皮秒的延迟。10. 根据权利要求1所述的装置，其特征在于:所述数据总线是双倍数据率DDR存储器模 块的地址/命令总线。11. 根据权利要求10所述的装置，其特征在于:所述DDR存储器模块包括第四代双倍数 据率DDR4双列直插存储器模块DIMM。
【文档编号】H03G11/00GK205647454SQ201620276265
【公开日】2016年10月12日
【申请日】2016年4月6日
【发明人】谢毅, 张原
【申请人】综合器件技术公司