专利名称：在cdma基站接收机中进行直接中频数字化处理的装置、的制作方法
技术领域：
本发明涉及通信系统，特别是涉及用于在CDMA通信系统的基站接收机中对中频模拟信号进行直接中频数字化处理的装置。
在传统的移动通信基站接收系统中，信号的处理过程是这样的首先将射频信号进行混频下变频为中频模拟信号，然后对中频模拟信号进行正交解调输出模拟基带的I、Q信号，最后再对模拟基带的I、Q信号进行放大、模拟-数字变换获得数字信号送到DSP进行数字信号处理。这种方法虽然技术成熟，但是比较烦琐，早期的接收机一般采用此方案。随着大规模集成电路技术的巨大发展，模拟-数字转换器ADC的性能不断提高，可以实现对数百MHz的中频模拟信号进行数字化，因此就出现了直接中频数字化接收机(本申请所述的中频数字化是对数百MHz的中频模拟信号直接进行的数字化)。这种接收机的优点是自中频部分就开始数字化，去掉了传统的模拟接收机的中频AGC控制、接收信号强度RSSI检测电路、模拟中频正交解调器、模拟基带放大器和基带的模拟-数字转换器等。以数字器件代替模拟器件，如此就消除了模拟器件本身的不稳定性和不精确性，消除了由于模拟解调所引起的I、Q信号不平衡性，在提高接收系统的稳定性、灵活性和灵敏度的同时降低了成本、减小了尺寸。当今社会是一个信息化的社会，用户对高速数据业务、多媒体和视频业务的需求使得宽带通信技术飞速的发展，因此在全球对CDMA移动通信的研究和开发如火如荼。但是在现有技术中大多数仍然采用模拟中频处理技术，即使有直接中频数字化处理方案，却都是在较低的中频上进行，并且数字化的速率较低，不能满足在码分多址通信系统中对具有较高码片速率的信号的处理要求。
下面，以现有技术中用于直接中频数字化处理装置的几个例子来说明它们不能很好满足CDMA通信系统要求的原因。
图1是某公司提出的直接中频数字化处理装置。该直接中频数字化处理装置11包括用来将主路模拟信号和分集路模拟信号进行模拟-数字变换的模拟-数字变换器1和用于将模拟-数字变换器(ADC)1输出的数字信号下变频到基带数字信号的数字信号下变频器(DDC)2。最后，数字信号处理单元(DSP)3对经直接中频数字化的数字信号进行处理。虽然结构简单，但是存在以下几个缺点
1.由于在该直接中频数字化处理装置中模拟-数字变换器ADC1与数字信号下变频器DDC2都是特定型号的器件，其间连接比较简单即直接连接，但当选用其它型号的模拟-数字变换器ADC或数字信号下变频器DDC时其间的接口就比较麻烦。在此所用到的模拟-数字转换器ADC1的采样时钟最高不能超过20MHz，因此对每路信号(主路模拟信号和分集路模拟信号)的采样速率最高只有10MHz。
2.主路和分集路两路共用一片模拟-数字转换器ADC，两路模拟信号在进行数字化时之间的串扰就不可避免。
3.由于在图1中模拟-数字转换器ADC与数字信号下变频器DDC2所用的输入时钟相同，所以DDC2的工作时钟受到ADC1的限制也很低，这样就限制了数字信号下变频器的处理速度，不利于其内部的数字滤波器的设计与实现。
即使，对图1的装置进行改进，即，每片ADC只完成对一路模拟信号的数字化。但是由于ADC的最高采样频率被限制在20MHz，这一采样频率对于CDMA系统而言还是太低。
为了提高采样速率，某另一公司提出的另一种直接中频数字化处理装置21的结构，如附图2所示。在图2中，分别用两个采样频率高(最高可达到65-70MHz)的ADC21和ADC22来对Min信号和Div信号分别进行数字化，ADC21和ADC22输出的数字信号直接送到DDC23，这里ADC21、22的采样时钟和DDC23的时钟频率是频率相同较高的时钟，而DDC23的工作时钟的最高频率可达52MHz。这种方法解决了上述现有技术中ADC的采样频率低的缺点。但是又有下面问题1.此处的数字信号下变频器DDC23的内部结构决定了它不能用在CDMA系统中，不论是窄带还是宽带的CDMA系统。为了说明此问题下面进行一些计算。假定对于窄带的码片速率为1.28MCPS的CDMA2000，在进行数字解调时(在DSP24中)软件处理需要四倍的码片速率输入即1.28MCPS×4＝5.12MCPS，就要求数字信号下变频器输出的数字信号的速率亦为5.12MHz。因为，在此结构中所用到的ADC和DDC都是特定信号的器件，而这里所用到的DDC的最小数据抽取率为32(即要求输入到DDC的数字信号的速率/DDC输出的数字信号的速率≥32)，则输入到数字信号下变频器的数字信号的速率应为5.12×32＝163.84MHz，这样就要求ADC的采样速率达到163.84MHz。即使将数据输出速率降为上述速率的一半即1.28MCPS×2，也需要81.92MHz数据输入的速率，ADC的采样速率也要达到81.92MHz，这已超出了现行实现对数MHz的模拟中频信号进行数字化的ADC的最高频率。而且按照上面的描述，DDC的输入时钟频率也应达到ADC的采样速率的大小，这对于现行的DDC而言也是很难实现的。
对于宽带的WCDMA，码片速率为3.84MCPS，假定在进行数字解调(DSP24中进行)时软件处理只要一倍的码片速率输入即3.84MCPS，就要求数字信号下变频器输出的数字信号的速率亦为3.84MHz，则输入到数字信号下变频器的数字信号的速率应为3.84×32(数字信号下变频器最小的数据抽取率为32)即122.88MHz，这样就要求ADC的采样速率达到122.88MHz。这样高的数据速率不仅数字信号下变频器不能进行处理，而且现行的ADC器件达到如此高的采样速率同样有难度。
2.这里的模拟-数字转换器ADC和数字信号下变频器DDC是特别型号的专用器件，它们之间容易连接，但当选用其它型号的模拟-数字变换器ADC或数字信号下变频器DDC时其间的接口就比较麻烦。
总的来说上面两种方案都不能用在CDMA系统中。但若是使用本申请人在2000年12月28日申请的名为“在GSM基站接收系统中直接中频数字化处理装置”的发明专利申请中所用到的直接中频数字化处理装置(如图3所示)，虽然在该装置中所用到的ADC和DDC不是特定型号的器件，其中DDC也可以是没有最小抽取率限制的器件，但是由于实际应用中如果每路信号的最小抽取率低于12时CDMA系统的通信质量将不能满足要求，而且目前实际应用中实现对数百MHz的模拟中频信号进行数字化的ADC和完成数字信号下变频的DDC的最高时钟频率都低于70MHz，所以该专利申请的装置亦不能满足CDMA的通信要求。
现在以码片速率为1.28MCPS的窄带CDMA2000为例来说明。由于在进行数字解调时(在DSP35中进行)软件处理需要四倍的码片速率输入即1.28MCPS×4＝5.12MCPS，就要求数字信号下变频器DDC34输出的数字信号的速率亦为5.12MHz。如上所述，以每路信号(主路和分集路)最小抽取率为12来计算(此数值对CDMA2000而言已是最低的要求)，要求输入到DDC34的主路数字信号和分集路数字信号的码片速率都达到5.12×12＝61.44MCPS。这就要求DDC34的输入时钟频率达到61.44×2＝122.88MHz。这远超出了DDC工作的最高时钟频率。即使是抽取率为10(这一抽取率对于CDMA通信系统而言，已无意义)，也要求DDC34的输入时钟速率达到102.4MHz，这同样超出了DDC的最高时钟频率。
对于宽带的WCDMA，码片速率为3.84MCPS，假定在进行数字解调(DSP35中进行)时软件处理只要一倍的码片速率输入即3.84MCPS，就要求数字信号下变频器输出的数字信号的速率亦为3.84MHz，则输入到数字信号下变频器的每路数字信号的速率应为3.84×12＝46.08MHz，这样就要求DDC的时钟频率达到46.08×2＝92.16MHz。同样目前的DDC器件还无法达到这一频率要求。
本发明的目的是提供一种能够在CDMA通信系统的基站接收机中对中频模拟信号进行直接数字化处理并消除处理过程中主路和分集路相互干扰的直接中频数字化处理装置。
本发明提供一种用于在CDMA通信系统的基站接收机中对中频模拟信号进行直接中频数字化处理的装置，其特征在于，所述装置包括两个模拟-数字变换器、逻辑接口电路和两个数字信号下变频器，其中所述两个模拟-数字变换器分别用于将所述中频模拟信号中的主路模拟信号和分集路模拟信号变换成主路数字信号和分集路数字信号；所述逻辑接口电路用于完成在所述两个模拟-数字变换器和所述两个数字信号下变频器之间的信号传送，并保证在传送过程中的时序正确性；和所述两个数字信号下变频器用于分别对来自所述逻辑接口电路的所述主路数字信号和所述分集路数字信号进行下变频处理。
在本发明的装置中，所述逻辑接口电路包括用于在所述逻辑接口电路的输入时钟的触发下锁存来自所述模拟-数字变换器的主路数字信号或者分集路数字信号并将所述主路数字信号或者分集路数字信号传送到两个所述数字信号下变频器的两个锁存器；用于根据所述逻辑接口电路的所述输入时钟产生用于两个所述数字信号下变频器的工作时钟的时钟发生电路。
在本发明的装置中，所述逻辑接口电路包括两个子逻辑接口电路，其中所述子逻辑接口电路包括用于在所述逻辑接口电路的输入时钟的触发下锁存来自所述模拟-数字变换器的主路数字信号或者分集路数字信号并将所述主路数字信号或者分集路数字信号传送到一个所述数字信号下变频器的锁存器；用于根据所述逻辑接口电路的所述输入时钟产生一个所述数字信号下变频器的工作时钟的时钟发生电路。
在本发明的装置中，所述逻辑接口电路包括两个锁存器、两个缓存器和时钟发生电路，其中所述两个锁存器用于在所述逻辑接口电路的输入时钟的触发下锁存来自所述模拟-数字变换器的主路数字信号和分集路数字信号并将所述主路数字信号和分集路数字信号分别传送到所述两个缓存器；所述两个缓存器将所述主路数字信号和分集路数字信号进行缓存并传送到所述两个数字信号下变频器；所述时钟发生电路用于根据所述逻辑接口电路的所述输入时钟经延迟后产生触发信号来触发所述缓存器缓存来自所述锁存器的所述数字信号。
在本发明的装置中，所述逻辑接口电路包括两个子逻辑接口电路，其中所述子逻辑接口电路包括锁存器、缓存器和时钟发生电路，其中所述锁存器用于在所述逻辑接口电路的输入时钟的触发下锁存来自所述模拟-数字变换器的主路数字信号或者分集路数字信号并将所述主路数字信号或者分集路数字信号传送到所述缓存器；所述缓存器将所述主路数字信号或分集路数字信号进行缓存并传送到所述数字信号下变频器；所述时钟发生电路用于根据所述逻辑接口电路的所述输入时钟经延迟后产生触发信号来触发所述缓存器缓存来自所述锁存器的所述数字信号。其中，所述时钟发生电路还根据所述逻辑接口电路的所述输入时钟产生对于所述数字信号下变频器的工作时钟。
下面，结合附图，从本发明的较佳实施例的详细描述中，本发明的上述和其它特征和优点将显而易见。
图1是现有技术中所用的一种直接中频数字化处理装置的方框图。
图2是现有技术中所用的另一种直接中频数字化处理装置的方框图。
图3是现有技术中所用的又一种直接中频数字化处理装置的方框图。
图4是本发明的直接中频数字化处理装置的第一实施例的方框图。
图5是根据图4的本发明的直接中频数字化处理装置的第一实施例的子逻辑接口电路的第一实施例的方框图。
图6是根据图5的本发明的子逻辑接口电路的第一实施例，子逻辑接口电路的输入时钟与其相对应的数字信号下变频器的工作时钟的一种时序图。
图7是根据图5的本发明的子逻辑接口电路的第一实施例，子逻辑接口电路的输入时钟与其相对应的数字信号下变频器的工作时钟的另一种时序图。
图8是根据图4的本发明的直接中频数字化处理装置的第一实施例的子逻辑接口电路的第二实施例的方框图。
图9是根据图8的本发明的子逻辑接口电路的第二实施例，子逻辑接口电路的输入时钟、缓冲器的触发信号和与其相对应的数字信号下变频器的工作时钟的一种时序图。
图10是本发明的直接中频数字化处理装置的第二实施例的方框图。
图11是根据图10的本发明的直接中频数字化处理装置的第二实施例中逻辑接口电路的方框图。
下面，参照附图，详细描述本发明的实施例。
图4是本发明的直接中频数字化处理装置的第一实施例的方框图。在本发明的直接中频数字化处理装置40中包括两个模拟-数字变换器(ADC41、42)、逻辑接口电路43和两个数字信号下变频器(46、47)。其中，逻辑接口电路43包括两个子逻辑接口电路44和45，它们的结构是相同的。在图4中，模拟-数字变换器(ADC)41、子逻辑接口电路(LIC)44、数字信号下变频器(DDC)46是用来处理主路模拟信号的，而模拟-数字变换器42、子逻辑接口电路45、数字信号下变频器47是用来处理分集路模拟信号的。这两路信号处理装置是独立进行处理的，因此，在本说明书中为了说明清楚简单，以处理主路模拟信号的ADC41、LIC44和DDC46为例说明。应注意的是，处理分集路模拟信号的ADC42、LIC44和DDC46的实施原理是一样的。
在CDMA系统中，模拟-数字变换器ADC41在采样时钟TADC的触发下对中频模拟主路信号进行模拟-数字变换，将模拟信号转换成数字信号。现有ADC在输出数据时表示数据有效的方式有两种一种是用其本身的采样时钟作为数据输出有效时钟；而另一种是ADC产生一数据输出有效时钟。
图5示出了在本发明的直接中频数字化处理装置的第一实施例中子逻辑接口电路44的第一实施例的结构方框图。在如图5所示的子逻辑接口电路44中，锁存器51在子逻辑接口电路44的输入时钟TLIC1的触发下将来自ADC41的主路数字信号锁存在锁存器51中。在本发明中，为了保证子逻辑接口电路44能及时地将ADC输出的主路数字信号锁存，因此，子逻辑接口电路44的输入时钟与ADC的采样时钟(或者是其数据输出有效时钟)是相同且同步的(可接同一时钟)。而逻辑接口电路44中的时钟发生电路52根据输入时钟TLIC1产生用于数字信号下变频器46的工作时钟TDDC1。所产生的工作时钟TDDC1在频率上与TLIC1成整数倍的关系，而工作时钟TDDC1触发数字信号下变频器从逻辑接口电路44中的锁存器51中取走主路数字信号的触发沿和输入时钟触发逻辑接口电路44锁存来自ADC的主路数字信号的触发沿之间保持一定延迟。原因如下1.因为，在CDMA系统中，例如窄带的码片速率为1.28MCPS的CDMA2000，在进行数字解调时(在图4的DSP中)软件处理需要四倍的码片速率输入即5.12MHz，就要求DDC45输出的主路数字信号的码片速率亦为5.12MHz。如果抽取率取12的话(这已经是在CDMA通信系统中的极限值了，若抽取率低于该值则无法保证CDMA通信质量)，则输入到DDC45的主路数字信号的速率应为1.28×4×12＝61.44MHz。如此，就要求时钟发生电路52所产生的工作时钟在频率上要高于或等于61.44MHz。若ADC41的采样时钟TADC，即，子逻辑接口电路44的输入时钟TLIC1的频率也是61.44MHz，那么TLIC1和TDDC1是相等的。若ADC41采样时钟TADC、子逻辑接口电路44的输入时钟TLIC1的频率都是30.72MHz，那么TDDC1在频率上可以是TLIC1的两倍。当然，理论上还可成其它整数倍，但是由于是在CDMA系统中使用，所以为了保证较好的通信效果，ADC41的采样频率也就是子逻辑接口电路的输入时钟频率不易太低。
对于宽带的WCDMA，码片速率为3.84MCPS，假定在进行数字解调(图4的DSP中进行)时软件处理只要一倍的码片速率输入即3.84MCPS，就要求数字信号下变频器DDC45输出的数字信号的速率亦为3.84MHz，则输入到DDC46的数字信号的速率应为3.84×16＝61.44MHz(这里，抽取率为16)。如此，就要求时钟发生电路52所产生的工作时钟在频率上要等于61.44MHz。若ADC41的采样时钟TADC、子逻辑接口电路44的输入时钟TLIC1的频率取61.44MHz，那么TLIC1和TDDC1是相等的。若ADC41采样时钟TADC、子逻辑接口电路44的输入时钟TLIC1的频率取30.72MHz，那么TDDC1在频率上是TLIC1的两倍。当然，理论上还可成其它整数倍，但是由于是在CDMA系统中使用，所以为了保证较好的通信质量，应使ADC的采样速率较高，因此ADC41的采样频率不易太低。下面，列出WCDMA通信系统的规范要求来说明当ADC的采样速率达到61.44MHz时，就能满足WCDMA通信系统对接收灵敏度和动态范围的要求了。
表1
如表1示，当传送数据的速率为12.2KBPS时，接收灵敏度为-121dBm。在此处使用的模拟-数字转换器ADC41的型号是CLC5957，在WCDMA系统中采样时钟取61.44MHz，输入中频信号频率为230MHz，在这种状态下信噪比约为62dB。
接收灵敏度是接收机的重要指标，对于WCDMA系统信道带宽为5MHz，数字处理部分必须提供必要的带宽和衰减。在满足任何速率的情况下，处理增益为10log(61.44-3.84)或12dB所以，模拟-数字转换器满幅度加处理增益为
62-4(裕量)+12或70dB若检测信号的最小信噪比SNR为10dB，则信号可以减小60dB。如果-41dBm的输入信号可获得60dB的信噪比，那么可检测的最小信号为-41dBm-60dB或-101dBm在WCDMA系统中的解扩增益为10log(3840-12.2)或25dB因此可以得出可检测的最小信号为-101dBm-25dB或-126dBm从这一数值可以得出的结论是在设计接收系统时有5dB的裕量，这种方案完全能够满足WCDMA系统对接收灵敏度和动态范围的要求。
由此可见，采用本发明的装置，能够很好地满足CDMA的通信要求。
2.因为，在子逻辑接口电路44中锁存器51要对来自ADC41的主路数字信号进行锁存，因此，触发DDC46从锁存器51中取走信号的TDDC1的触发沿应与触发锁存器51锁存来自ADC41中的主路数字信号的TLIC1的触发沿保持一延迟。现在，参照图6和7说明两种触发沿延迟情况。在图6和7中，TLIC1在频率上与TDDC1相同。
如图6所示，TLIC1的触发数据锁存的触发沿与TDDC1的触发数据输入的触发沿相同，都为下降沿(当然，上升沿的情况是一样的)，因此时钟发生电路就将TLIC反相来产生TDDC1，可见，TDDC1的下降沿与TLIC1的下降沿有半个周期的延迟。当然还可通过其它延迟方法，使TDDC1的下降沿与TLIC1的下降沿之间保持一延迟(不一定是半个周期)。
如图7所示，TLIC1的触发数据锁存的触发沿与TDDC1的触发数据输入的触发沿不同，TLIC1的触发沿是下降沿，而TDDC1的触发沿是上升沿(当然，情况也可相反)，可见，TDDC1的下降沿与TLIC1的上升沿之间本身就有半个周期的延迟。因此，在这种情况下，时钟发生电路不必对TLIC进行延迟以产生TDDC1了。当然，如果需要的话，也可进行延迟，只要保证在TDDC1的上升沿与TLIC1的下降沿之间保持一延迟即可(不一定是半个周期)。
可见由于用模拟-数字变换器和数字信号下变频器分别处理主路信号和分集路信号，因此使对于各路信号的处理频率加倍(相对于单个模拟-数字变换器和数字信号下变频器同时处理主路信号和分集路信号的情况)。此外，由于在模拟-数字变换器和数字信号下变频器之间添加一逻辑接口电路，来完成在模拟-数字变换器和数字信号下变频器之间的信号传输并通过对时钟的处理来保证传输过程中的时序正确性，从而消除了现有技术中对模拟-数字变换器和数字信号下变频器的型号规定，这样便可根据需要来使用频率较高的模拟-数字变换器和数字信号下变频器。如此，便可应用在CDMA通信系统中，以满足对码片速率较高的信号的处理要求。
此外，由于在本发明的直接中频数字化处理装置中，分别用一套装置(包括ADC、LIC和DDC)来独立地处理主路信号和分集路信号，从而消除了在处理过程中两路信号之间的干扰，更加保证了信号处理的正确性。
下面，参照图8，说明本发明的直接中频处理装置中子逻辑接口电路的另一个实施例。
如图8所示的子逻辑接口电路44包括锁存器81、缓存器82和时钟发生电路83。锁存器81在子逻辑接口电路44的输入时钟TLIC1的触发下锁存来自模拟-数字变换器41的主路数字信号。时钟发生电路83根据逻辑接口电路44的输入时钟经延迟后产生触发信号(A)来触发缓存器82缓存来自所述锁存器的主路数字信号。其中触发信号A与TLIC1触发锁存器锁存主路数字信号的触发沿有一延迟，用于保证缓存器能够按照正确的时序来缓存来自锁存器的数据。时钟发生电路83还根据输入时钟TLIC1产生用于数字信号下变频器46的工作时钟TDDC1。其中，TDDC1在频率上是TLIC1的整数倍，而TDDC1用来触发数字信号下变频器从缓存器中取走信号的触发沿与触发缓存器缓存来自锁存器的数字信号的触发信号A之间存在一延迟，以保证能够按照正确的时序读取数字信号。
图9示出了如图8所示的子逻辑接口电路中输入时钟TLIC1、时钟发生电路所产生的触发信号A和数字信号下变频器46的工作时钟TDDC1之间的时序关系，其中TLIC1和TDDC1在频率上是相等的。如图9所示，TLIC1、A和TDDC1都是上升沿触发，其中TLIC1、A和TDDC1的触发沿相互延迟，从而保证缓冲器能在A信号的触发下缓存来自锁存器的信号，而数字信号下变频器能在TDDC1的触发下取走缓冲器中的信号。当然，TLIC1、A和TDDC1也可用不同的触发沿，只要保证它们之间的延迟即可。不过，还存在一种特殊情况，即，当TLIC1和TDDC1的频率相等时，两者的时序可完全相同。这样，TLIC1和TDDC1可共用一个时钟，而时钟发生电路83只需产生用于缓冲器的触发信号A，而该触发信号A对于输入时钟TLIC1有一延迟即可。
由于处理主路信号和分集路信号的ADC41、42、LIC44、45和DDC46、47的结构相同，因此这里不再对它们进行重复。值得指出的是，当子逻辑接口电路44的输入时钟TLIC1和子逻辑接口电路45的输入时钟TLIC2与ADC41和42的采样时钟相同时，TLIC1＝TLIC2＝TADC，TLIC1和TLIC2就是TADC；而当子逻辑接口电路44的输入时钟TLIC1和子逻辑接口电路45的输入时钟TLIC2分别与ADC41和42的数据输出有效时钟相同时，TLIC1与TLIC2频率相同。
图10示出了本发明的直接中频数字化处理装置的第二实施例的方框图。而图11是图10的本发明的直接中频数字化处理装置的第二实施例中逻辑接口电路的方框图。在图10的直接中频数字化处理装置50中的逻辑接口电路103包括两个锁存器和一个时钟发生电路。其中两个锁存器分别锁存主路数字信号和分集路数字信号，而时钟发生电路用于根据TLIC产生用于数字信号下变频器的工作时钟TDDC。而TLIC和TDDC之间的关系如上面的描述所述，频率上成整数关系，而相位上存在一延迟。由于其原理与前面参照图4-7所述的相类似，因此这里不再重复。当然，逻辑接口电路103还可包括两个缓冲器(未图示)，用于分别缓冲来自锁存器的信号，这时，时钟发生电路还需产生触发缓冲器的触发信号，其原理与上面参照图8和9所述的原理相类似，这里也不再重复。在本发明的逻辑接口电路中添加缓冲器使得能够及时地从锁存器中取走信号，从而锁存器能够及时地读取来自模拟-数字变换器中的信号。值得指出的是，在逻辑接口电路包括两个锁存器和一个时钟发生电路(如图11所示)，或者逻辑接口电路包括两个锁存器和两个缓冲器以及一个时钟发生电路(未图示)的情况下，当主路和分集路的ADC没有单独的数据输出有效时钟时，采样时钟即为数据输出有效时钟，此时TLIC＝TADC；当主路和分集路的ADC有数据输出有效时钟时，TLIC是两个ADC的数据输出有效时钟的与信号。
以上是对本发明的实施例的详细描述，应理解上述描述只用来说明本发明的基本构思和原理，但不是对它进行限制。熟悉本技术领域的人员应理解，对它的各种变化都落在由所附的权利要求书限定的范围内。例如，两个数字信号下变频器还可封装在一个外壳中，时钟的时序可有各种变化。总之，都属于根据本发明的构思和教义所进行的关于本发明的实施例的各种变化都落在本发明的范围内。
权利要求
1.一种用于在CDMA通信系统的基站接收机中对中频模拟信号进行直接数字化处理的装置，其特征在于，所述装置包括两个模拟-数字变换器、逻辑接口电路和两个数字信号下变频器，其中所述两个模拟-数字变换器用于分别将所述中频模拟信号中的主路模拟信号和分集路模拟信号变换成主路数字信号和分集路数字信号；所述逻辑接口电路用于将所述两个模拟-数字变换器输出的上述主路数字信号和所述分集路信号分别传送给对应的所述两个数字信号下变频器，并保证在传送过程中的时序正确性；和所述两个数字信号下变频器用于分别对来自所述逻辑接口电路的所述主路数字信号和所述分集路数字信号进行下变频处理。
2.如权利要求1所述的直接中频数字化处理装置，其特征在于，所述逻辑接口电路包括用于在所述逻辑接口电路的输入时钟的触发下锁存来自所述模拟-数字变换器的主路数字信号和分集路数字信号并将所述主路数字信号和分集路数字信号分别传送到两个所述数字信号下变频器的两个锁存器；用于根据所述逻辑接口电路的所述输入时钟产生用于两个所述数字信号下变频器的工作时钟的时钟发生电路。
3.如权利要求1所述的直接中频数字化处理装置，其特征在于，所述逻辑接口电路包括两个结构完全相同的子逻辑接口电路，其中所述子逻辑接口电路包括用于在所述子逻辑接口电路的输入时钟的触发下锁存来自所述模拟-数字变换器的主路数字信号或者分集路数字信号并将所述主路数字信号或者分集路数字信号传送到一个所述数字信号下变频器的锁存器；用于根据所述子逻辑接口电路的所述输入时钟产生用于一个所述数字信号下变频器的工作时钟的时钟发生电路。
4.如权利要求1所述的直接中频数字化处理装置，其特征在于，所述逻辑接口电路包括两个锁存器、两个缓存器和时钟发生电路，其中所述两个锁存器用于在所述逻辑接口电路的输入时钟的触发下锁存来自所述模拟-数字变换器的主路数字信号和分集路数字信号并将所述主路数字信号和分集路数字信号分别传送到所述两个缓存器；所述两个缓存器将所述主路数字信号和分集路数字信号进行缓存并分别传送到所述两个数字信号下变频器；所述时钟发生电路用于根据所述逻辑接口电路的所述输入时钟经延迟后产生触发信号来触发所述两个缓存器分别缓存来自两个所述锁存器的所述数字信号。
5.如权利要求1所述的直接中频数字化处理装置，其特征在于，所述逻辑接口电路包括两个结构完全相同的子逻辑接口电路，其中所述子逻辑接口电路包括锁存器、缓存器和时钟发生电路，其中所述锁存器用于在所述逻辑接口电路的输入时钟的触发下锁存来自所述模拟-数字变换器的主路数字信号或者分集路数字信号并将所述主路数字信号或者分集路数字信号传送到所述缓存器；所述缓存器将所述主路数字信号或分集路数字信号进行缓存并传送到所述数字信号下变频器；所述时钟发生电路用于根据所述子逻辑接口电路的所述输入时钟经延迟后产生触发信号来触发所述缓存器缓存来自所述锁存器的所述数字信号。
6.如权利要求2或4所述的直接中频数字化处理装置，其特征在于，当所述模拟-数字变换器没有独立的数据输出有效时钟，采样时钟为其数据输出有效时钟时，所述逻辑接口电路的输入时钟与所述模拟-数字变换器的采样时钟相同且同步，即为采样时钟信号。
7.如权利要求2或4所述的直接中频数字化处理装置，其特征在于，当所述模拟-数字变换器具有独立的数据输出有效时钟时，所述逻辑接口电路的输入时钟为两个所述模拟-数字变换器的两个所述数据输出有效时钟的与信号。
8.如权利要求3或5所述的直接中频数字化处理装置，其特征在于，当所述模拟-数字变换器没有独立的数据输出有效时钟时，所述子逻辑接口电路的输入时钟与模拟-数字变换器的采样时钟相同且同步，即为采样时钟信号。
9.如权利要求3或5所述的直接中频数字化处理装置，其特征在于，模拟-数字变换器有独立的数据输出有效时钟时，所述子逻辑接口电路的输入时钟与其连接模拟-数字变换器的数据输出有效时钟采样时钟相同且同步，即分别为与其连接的模拟-数字变换器的数据输出有效时钟信号。
10.如权利要求9所述的直接中频数字化处理装置，其特征在于，两个所述子逻辑接口电路的输入时钟在频率上相等。
11.如权利要求4或5所述的直接中频时钟化处理装置，其特征在于，所述逻辑接口电路的输入时钟与所述数字信号下变频器的工作时钟相同。
12.如权利要求4或5所述的直接中频数字化处理装置，其特征在于，所述时钟发生电路还根据所述逻辑接口电路的所述输入时钟产生用于所述数字信号下变频器的工作时钟。
13.如权利要求2、3或12中任一权利要求所述的直接中频数字化处理装置，其特征在于，所述时钟发生电路所产生的所述数字信号下变频器的工作时钟与所述逻辑接口电路的所述输入时钟在频率上成整数倍。
14.如权利要求2或3所述的直接中频数字化处理装置，其特征在于，所述时钟发生电路所产生的工作时钟触发所述数字信号下变频器读取来自所述逻辑接口电路的数字信号的触发沿与所述输入时钟触发所述锁存器锁存来自所述模拟-数字变换器的所述数字信号的触发沿之间存在一延迟。
15.如权利要求4或5所述的直接中频数字化处理装置，其特征在于，所述时钟发生电路所产生的触发信号触发所述缓存器缓存来自所述锁存器的所述数字信号的触发沿与所述输入时钟触发所述锁存器锁存来自所述模拟-数字变换器的所述数字信号的触发沿之间存在一延迟。
16.如权利要求15所述的直接中频数字化处理装置，其特征在于，所述工作时钟触发所述时钟信号下变频器读取来自所述缓存器的数字信号的触发沿与所述时钟发生电路所产生的触发信号触发所述缓存器缓存来自所述锁存器的所述数字信号的触发沿之间存在一延迟。
17.如权利要求1所述的直接中频数字化处理装置，其特征在于，所述逻辑接口电路可通过复杂可编程逻辑器件实现的。
18.如权利要求1所述的直接中频数字化处理装置，其特征在于，所述逻辑接口电路是通过现场可编程门阵列实现的。
全文摘要
一种用于在CDMA通信系统的基站接收机中对中频模拟信号进行直接中频数字化处理的装置,包括:两个模拟－数字变换器、逻辑接口电路和两个数字信号下变频器用于分别进行主路模拟信号和分集路模拟信号的数字化处理。
文档编号H04B1/30GK1370028SQ0110532
公开日2002年9月18日 申请日期2001年2月13日 优先权日2001年2月13日
发明者张予 申请人:上海大唐移动通信设备有限公司