专利名称：减少接收机中dc偏移的装置的制作方法
技术领域：
本发明涉及无线接收机，尤其涉及在直接变换接收机或需要相对短的DC调整周期的数字甚低IF接收机中的DC偏移校正。
图1以方框的形式示出根据现有技术的接收机10。接收机10包括低频IF前端12和基带接收机14。前端12包括低噪声放大器16，耦合器18，混频器20，除法器22和频率合成器24。基带接收机14包括放大器30，有源低通滤波器32，基带∑-δ调制器34，抽取滤波器36，数字四倍混频器38，数字滤波器40，数字积分器42和数模转换(DAC)器44。
前端12的每个元件都可能产生DC偏移电压。例如，来自频率合成器24的泄漏成分可能通过天线泄漏回前端12，也可能经混频器20被混频回到信号通路。同样，改变低噪声放大器16的增益可能会改变泄漏和DC偏移的电平。
现有技术的接收机10使用反馈通路来减少DC偏移。反馈通路开始于数字滤波器40的输出、并通过DAC44从放大器30的输入端反馈回信号通路。这类反馈通路被称为混合模式，在这里，数字信号被转换成模拟信号、并提供给基带接收机14的输入端。这种方法所带来的问题是由于反馈通路中导致延迟的元件数目的原因，去除DC偏移需要相对长的时间。
典型地，在蜂窝电话系统中，去除DC偏移的时间优先于处理输入信号所用的时间。在一些应用中，举例来说，全球数字移动电话系统(GSM)中，接收机可能需要在处理收到的信号之前的400毫秒从备用状态加电，以便有足够的时间减小DC偏移。这样会显著地减少备用时间并增加功耗。
欧洲专利申请EP-A-0709970(通用电器公司)描述了用于模拟信号转换器(ADC)的DC偏移校正方案。该方案使用单比特数字转换器、并且在反馈校正通路中有累加器。
英联邦专利申请GB-A-2328353(NEC)描述了用于具有两个通道的基带接收机的校正系统。在第二滤波器处提供用于DC偏移估算的反馈信号。
因此，存在对要求较短的DC调整时间的DCR或DVLIF接收机中进行DC偏移校正的需要。
具体实施例方式
总的来说，本发明提供了一种DCR50，它在快速粗调反馈通路中使用多比特∑-δ调制器以减少DC偏移电压。数字快速DC调整电路62将DC偏移减小到可接受值而又不减少模数转换器的动态范围。反馈起始于多比特带通∑-δ调制器60的第一个比特，其中第一比特包含用于反馈通路的输入信息。数字快速DC调整电路62包括一比特累加器80和第一级数字低通滤波器82。通过减少反馈通路中元件个数而减少延迟数量，从而可以比图1中现有技术的接收机10更少的时间来减少DC偏移。
图2以方框图的形式示出根据本发明的一个实施例的射频接收机50。接收机50包括前端52和基带接收机54。前端52的功能类似于图1中的前端12，将不在此详述。基带接收机54包括具有自动增益控制56的放大器，有源低通滤波器58，带通多比特∑-δ调制器60，数字四倍混频器70，数字滤波器72，数字快速DC调整电路62，多路复用器63，DAC64，快速DC调整控制电路66，和串行外围接口(SPI)68。在示出的实施例中，前端52用单个集成电路来实现。耦合器是以与前端52相同的集成电路形成的变换器。同样，接收机54集成在单个集成电路上。在其它实施例中，前端52和接收机54可以在单个集成电路上实现或以多个集成电路的组合来实现。
放大器56具有一对输入端，用于从前端52接收差分模拟输入信号。在被放大器56接收之前，来自前端52的信号先通过后端混频放大器53和滤波器55。放大器56的差分输出与有源低通滤波器58的输入端相连，而低通滤波器58的输出与带通∑-δ调制器60的输入相连。在示例实施例中，带通∑-δ调制器60有两个输出端。然而，在其它实施例中∑-δ调制器60可以有两个或更多输出端。当包含有DC偏移内容时，来自∑-δ调制器60的一比特数字转换器信号提供给快速DC调整电路62的输入端。
快速DC调整电路62的操作由快速DC调整控制器66控制。快速DC调整控制器66具有用于接收标记为CE的芯片使能信号的输入端，和用于接收标记为RXACQ的控制信号的第二输入端。响应于这些信号，DC调整控制器66向数字快速DC调整电路62的第二输入端提供标记为ADAPT_DIGITAL的输出信号。这个被称为ADAPT_DIGITAL的信号用于开始和结束反馈通路的操作以去除DC偏移电压。同样，为响应从∑-δ调制器60收到的一比特数字转换器信号，调整电路62进行累加并对一比特数字转换信号进行低通滤波来产生标记为DACINP的六比特输出信号。这些六比特信号又提供给DAC64的输入端，DAC64将数字信号转换成连接到放大器56的输入端的差分模拟信号。
操作时，在放大器56的输入端接收具有DC偏移的输入信号。然后输入信号经过放大，低通滤波，又提供给∑-δ调制器60。这些组件或元件中的每一个都会增加或提供DC偏移量。为了消除DC偏移，只有来自带通∑-δ调制器60的一个比特通过快速DC调整电路62和DAC64被反馈回来以减少DC偏移量而又不显著降低动态范围。例如，如果提供给放大器56的输入信号具有峰峰值为1伏和偏移为300毫伏的信号，数字快速DC调整电路62将使DC偏移减小到约30毫伏，为有用的信号提供约970毫伏的动态范围。然后由用于DCR的数字高通滤波器，或DVLIF接收机中的复数陷波滤波器对30毫伏的DC偏移进行完全的数字滤波。这个过程被称为精确DC偏移校正。因为在反馈通路中的元件更少、且延迟更小，根据图1中所示出的实施例中的调整周期将仅为40毫秒。这40毫秒的时间不需要牺牲反馈环路的稳定性就可完成。
DAC64所引起的任何偏移将被反馈环路所校正。当接收机50处于接收模式时，选择带通∑-δ调制器60的一比特数字转换信号作为反馈点，以减少引入反馈通路的噪声。因为是选择减小而非消除DC偏移，DAC 64仅提供粗偏移校正而不需要非常精确。如在本发明实施例中所示，DAC64以六比特来实现。除了DAC64需为单调的以外，用于DAC64的DAC类型并不重要。
接收机50的大多数开环增益和相位响应归因于有源低通滤波器(LPF)58。当使用DC偏移反馈通路时，∑-δ调制器60对用于稳定性分析的反馈通路开环增益的响应影响非常有限。
数字快速DC调整器62的输出还提供给SPI68的输入端。SPI68的输出端连接到微处理器(未示出)的输入/输出(I/O)端。来自数字快速DC调整电路62的输出信号DACINP的值可以通过SPI68写入(例如)微处理器的寄存器中，并且当增益已在现有调整模式中设置时，重新作为到DAC64的输入。这免除了在接收到用于已知增益设置的输入信号之前运行反馈通路的需要。标记为ADAPT_EN的控制信号提供给多路复用器63和快速DC调整控制器66，并用于选择是由SPI68还是由反馈通路62提供DC偏移校正。当信号ADAPT_EN被确认使用现有的DACINP信号时，选择来自SPI68的READ通路，并且快速DC调整控制器66通过维持控制信号ADAPT_DIGITAL来禁用反馈环路。
图3以方框图的形式更详细地示出快速DC调整电路62。快速DC调整电路62包括加法器90、94、和100，延迟单元92和96，数字乘法器98和104，寄存器102和86，和二进制补码到二进制反码转换逻辑84。累加器80包括加法器90和延迟单元92。低通滤波器82包括加法器94和100，延迟单元96，数字乘法器98和104，及寄存器102。
累加器80的输入从∑-δ调制器60的输出接收一比特数字转换信号。累加器80的输出包含9个比特、并提供给低通滤波器82的输入。低通滤波器82的输出提供给转换逻辑84的输入。转换逻辑84将低通滤波器82的输出转换成可由DAC64使用的二进制反码形式。寄存器86是用户可写的，以提供测试DAC64的能力。
累加器80执行两种功能。累加器的第一种功能是对从∑-δ调制器60接收到的噪声进行滤波。第二种功能是执行积分。例如，如果DC偏移为负，则累加器80的输出增加。如果DC偏移为正，则累加器80的输出降低。使用低通滤波器82来对来自累加器80的数字噪声进行滤波。低通滤波器82提供了附加的滤波功能，根据要去除多少DC偏移，在一些实施例中可能不需要该功能。低通滤波器82有一个接收标记为HIGH CLOCK的时钟信号的输入端和接收标记为LOWCLOCK的时钟信号的第二输入端。时钟信号HIGH CLOCK以∑-δ调制器60的重复采样频率来工作，时钟信号LOW CLOCK以与DAC64相同的频率来工作。模块106都接收HIGH CLOCK和LOW CLOCK，并且根据来自快速DC调整控制器66的控制信号ADAPT_DIGITAL的状态来启动时钟或者禁止时钟。根据特定应用来预确定反馈通路工作来减少DC偏移的时间量。
通过改变数字乘法器98的系数来调整低通滤波器82的拐点以适应诸如GSM和NADC的不同模式。
图4说明了图2的接收机50的不同信号的时序图。注意，图4的各种波形没有按照比例来画，并且不是说明相对于其它信号的任何电压电平。图4只是说明各种信号之间的时序关系。在时间t0和t1之间，图4顶部的波形说明在具有大约60毫伏的差分偏移的∑-δ调制器60的输入端处的输入信号。注意，60毫伏偏移仅仅是被选择来作为说明。控制信号CE为逻辑高电平，控制信号RXACQ为逻辑低电平。在时间t1处，控制信号维持为逻辑低电平，以开始t1和t2之间的快速调整时间周期来启动反馈通路DC偏移校正。在时间t1之后，可以看到已经启动粗DC偏移校正，并且DC偏移被减小为大约0伏。t1和t2之间的时间是预确定的时间周期，在此周期之后控制信号RXACQ被维持为逻辑高电平。当维持RXACQ为逻辑高电平时，将信号ADAPT_DIGITAL加到图3的模块106上，停止HIGH CLOCK和LOW CLOCK，这导致数字快速调整电路62停止工作，并且进入保持模式。注意，在给出的实施例中，在t1和t2之间的时间大约为40毫秒。相反，使用在图1中示出的现有技术，要求清除DC偏移的时间大约为400毫秒，这明显要长得多。在时间t2之后，输入的∑-δ差分输入信号具有0毫伏DC偏移。在时间周期t2之后的预定时间，控制信号CE被复位为低电平。
图2和图3中的示出的电路包含控制信号(未示出)，其用来进行偏置，并且用来提供快速启动系统。伴随启动控制和偏置信号的一个显著问题是正好在图4的时间t1之前出现稍微增加的DC偏移(未示出)。观察到DC偏移开始减小到0毫伏之前发生瞬时的增加。
利用上面介绍的系统，与现有技术电路相比，DC偏移可以相对地减少得更快。同样，由于DC偏移被减小而不是被消除，利用减少的位数和分辨率，DAC64可更加简单。同样，使用简单的集成结构来仅从多比特∑-δ调制器接收一位数字转换信号。因此，即使∑-δ调制器过载，反馈环路可以继续工作。此外，通过对数字乘法器104的开环增益进行编程和控制对信号CE和RXACQ的维持和解维持，可以容易地为各种模式和各种调整时间周期对反馈环路进行编程。通过降低带宽和改变数字乘法器98的系数，可以进一步提高要校正的DC偏移量。这对于提高DC偏移带来影响，降低了频率、降低了速度、和增加了DAC分辨率。同样，本实施例有一个保持模式，其具有0赫兹高通拐点，这意味着没有漂移，并且可以长期地保持偏移值DACINP。
权利要求
1.一种用于在转换系统的信号通路中减少DC偏移的装置(50)，其包括前端电路(50)，其提供输入信号；连接到所述前端电路的放大器系统(56)，其接收和放大所述输入信号；多比特∑-δ调制器(60)，其从所述放大器系统接收所述输入信号，并且提供第一比特数字转换；连接到所述∑-δ调制器的DC调整电路(62)，其从所述∑-δ调制器接收第一比特数字转换，并且提供一操作以减少所述信号通路中的DC偏移；连接到所述数字DC调整电路的数字-模拟转换器(64)，其将代表DC偏移校正的模拟信号提供给所述放大器系统的输入端，其中所述数字DC偏移调整电路和所述数字-模拟转换器形成反馈通路，其起始于所述多比特∑-δ调制器的第一比特到所述放大器系统的输入端。
2.如权利要求1的装置(50)，进一步包括连接到所述数字DC调整电路(62)的DC调整控制(66)，用于控制所述DC调整电路的工作的开始和停止，以减少所述信号通路中的DC偏移。
3.如权利要求2的装置(50)，其中所述DC调整控制(66)接收调整使能信号，并且具有接收芯片使能信号的第一输入端、具有接收DC控制信号的第二输入端，且具有将启动和停止信号提供给所述DC调整电路(62)的输入端、以启动和停止所述反馈通路的工作。
4.如权利要求3的装置(50)，进一步包括连接到所述DC调整电路(62)的串行外围接口，以将用于已知增益设置的输入信号提供给数字-模拟转换器(64)。
5.如权利要求4的装置(50)，进一步包括多路复用器(63)，其接收所述调整使能信号，并且被连接到串行外围接口(62)和DC调整电路(62)以选择地将来自所述串行外围接口和所述DC调整电路的信号提供给数字-模拟转换器(64)。
6.如前述权利要求任意之一的装置(50)，DC调整电路(62)包括累加器(80)，其对从∑-δ调制器(60)产生的噪声进行滤波，并且进行积分。
7.如权利要求6的装置(50)，其中DC调整电路(62)进一步包括连接到累加器(80)的低通滤波器(82)，用于对源于所述累加器的噪声进行滤波。
8.如前述权利要求任意之一的装置(50)，其中所述放大器系统(56)包括具有自动增益控制的放大器(56)和有源低通滤波器。
9.一种用于在转换系统的信号通路中减少DC偏移的方法，该方法包括步骤从前端电路提供输入信号；在放大器系统中放大所述输入信号，所述放大器系统连接到所述前端电路以接收和放大所述输入信号；通过多比特∑-δ调制器传递所述输入信号，所述多比特∑-δ调制器从所述放大器系统接收所述输入信号，以提供第一位数字转换；在所述信号通路中减少DC偏移，其中将DC调整电路连接到所述∑-δ调制器，以从所述∑-δ调制器接收第一比特数字转换，并且提供一操作以减少所述信号通路中的DC偏移，其中，连接到所述数字DC调整电路的数字-模拟转换器将代表DC偏移校正的模拟信号提供给所述放大器系统的输入端，其中所述数字DC偏移调整电路和所述数字-模拟转换器形成反馈通路，该反馈通路起始于所述多比特∑-δ调制器的第一比特到所述放大器的输入端。
10.如权利要求9的方法，进一步包括步骤用连接到所述数字DC调整电路的DC调整控制来控制所述DC调整电路的工作，以控制所述DC调整电路的工作的启动和停止来减少所述信号通路内的DC偏移。
全文摘要
本发明公开了在转换系统的信号通路中减少DC偏移的装置，其包括前端电路，提供具有DC偏移的输入信号；连接到所述前端电路的放大器系统，其接收和放大所述输入信号；多比特∑－δ调制器，其从放大器系统接收输入信号，并提供第一位数字转换；连接到所述∑－δ调制器的DC调整电路，其从∑－δ调制器接收第一比特数字转换，并提供一操作以减少DC偏移；连接到数字DC调整电路的数字－模拟转换器，其将代表DC偏移校正的模拟信号提供给放大器系统的输入端，其中数字DC偏移调整电路和DAC形成反馈通路，其起始于多比特∑－δ调制器的第一位到放大器的输入端。
文档编号H04L27/00GK1446421SQ01813787
公开日2003年10月1日 申请日期2001年7月16日 优先权日2000年8月4日
发明者纳迪姆·赫拉特, 弗朗索瓦·多雷尔 申请人:摩托罗拉公司