用于混合信号集成电路中单管脚复位的系统和方法

专利名称：用于混合信号集成电路中单管脚复位的系统和方法
技术领域：
本发明涉及集成电路芯片，并且更具体地涉及混合信号集成电路芯片。
背景技术：
集成电路或IC被广泛地应用于当今各种类型的电子设备。IC设计和制造的趋势是将IC的各种元件小型化。IC设计和制造的另一趋势是将传统上由几个IC所提供的功能性合并到一个IC上。通过将功能性合并到越来越少的IC上并连同持续的小型化趋势，则电子设备内由这种IC所占有的总体物理空间被减小。所述这种减小还降低了所述电子设备的总体尺寸。因为大多数电子设备采用相同类型的信号，所以典型地通过将相同信号类型的电路进行组合，则实现功能性的合并。然而，情况也并不总是如此，因为少数电子设备得益于不同信号段功能性的合并。
一种类型的电子设备是电视信号处理设备。家庭电视观众的电视节目可从许多渠道如陆地广播、有线(CATV)发行、卫星广播(例如DBS)等。采用电视信号的电视节目可能以模拟和/或数字的方式被提供。取决于传输介质，所述模拟和数字方式可能有所变化。例如，不同调制方案可以被用于传输数字电视信号。各种电视信号处理设备如电视、置顶盒等必须能够处理模拟和数字电视信号以及其伴随方式。
由此，用于双功能模拟和数字电视信号的IC被设计成具有用于处理模拟信号的模拟信号电路以及用于处理数字信号的数字信号电路。然而，为了跟上小型化和功能性合并的所述趋势，用于双功能模拟和数字电视信号处理的电视信号处理IC包括模拟和数字信号的模拟和数字电路。采用模拟和数字信号两者的IC被称为混合信号IC。
所有的IC具有多个用于输入和输出(I/O)管脚或端子。有些所述管脚专用于将各种IC电路进行复位，以便于同步化。所述混合信号IC的一个问题是为了提供信号以便既对模拟电路也对数字电路进行复位，则多个I/O管脚的几个I/O管脚是必要的。因为需要降低IC中I/O管脚的总体数目，所以一个混合信号IC需要采用且由此只具有一个复位I/O管脚。
发明概述本发明是一种用于对采用单复位管脚/信号的混合信号集成电路的模拟以及数字电路两者均进行复位的系统和方法。
在一种方式中，本发明是一个集成电路，其具有用于处理模拟信号的第一部以及用于处理数字部的第二部。一个单输入管脚可用于向集成电路提供一个单管脚复位信号，用于触发所述第一部以及所述第二部的复位状态且用于终止所述第一和第二部两者的复位状态。
在另一种方式中，本发明是一种用于对集成电路进行复位的方法。所述方法包括a)经由一单输入管脚向所述集成电路提供一个复位信号；b)响应于所述复位信号，在集成电路的模拟信号处理部上触发一个复位状态；c)响应于复位信号，在集成电路的数字信号处理部上触发一个复位状态；d)响应于所述复位信号，终止所述模拟信号处理部的复位状态；以及e)响应于所述复位信号，终止所述数字信号处理部的复位状态。
附图的简要说明结合所附的附图，本发明得以下述说明，其中

图1是一个示范性电视信号处理设备的方框图，在所述电视信号处理设备中可能采用一个具有本发明的混合信号集成电路芯片。
图2是一个结合本发明实施例的混合信号IC的上位方框图，所述混合信号IC被用在图1电视信号处理设备的处理电路/逻辑电路部分中；图3是一个用于图2本发明实施例的示范性时序图；以及图4是根据本发明为混合信号IC提供一个单管脚复位系统的示范性方法流程图。
在几个视图当中，对应的参考字符表示对应的部件。
本发明的详细说明参考图1，其中描绘了一个总体上被命名为10的系统，在所述系统中可以采用具有本发明的混合信号IC。应该理解到所述系统10及其各种元件仅是对其中可能采用本发明的环境/应用的一个示例。具体而言，本发明被用在混合信号(即既包括模拟又包括数字电路/逻辑电路)集成电路(IC)或IC芯片中。其中采用本发明的所述混合信号IC芯片可以采取许多形式且/或完成许多功能。在本示范性情况下，所述混合信号IC芯片为来自各种渠道的各种电视信号形式提供电视信号处理。除其它相关的电视信号处理所述混合信号电视信号处理器IC适合于/可用于(即包括适宜的电路/逻辑电路)提供卫星电视(数字)信号处理、陆地(包括有线电视发行)数字电视信号处理以及陆地(包括有线电视发行)模拟电视信号处理。这些模拟和数字信号可能以各种形式和调制方案被提供。当然，适合于完成其它功能的混合信号IC可能采用在此所阐述的原理。
在一种方式中，所述系统10包括一个电视信号处理设备12如电视装置、置顶盒等。所述电视信号处理设备12包括通过输入20接收电视信号的处理电路/逻辑电路14。所述电视信号可以是数字式或模拟式，且可能采取任何类型的方式和调制方案。典型地所述电视信号处理设备12还包括存储器18，在所述存储器18中存储有用于控制电视信号处理设备12操作的程序指令。提供有其它电路/逻辑电路用于电视信号处理设备12的其它功能性，其表示了操作所要求的所有其它必要的以及/或适宜的电路/逻辑电路。因为所述其它电路/逻辑电路24对于理解及实践本发明不是必要的，所以将不对此加以详细说明。
所述系统10还包括一个显示器16，所述显示器16被示出被耦合到处理电路/逻辑电路14上。所述显示器16可以是用于显示电视信号视频部分的任何类型显示器(以及其任何OSD)，且其可以是构成电视信号处理设备的组成部分，如在电视机中，或者其可以不是构成电视信号处理设备12的组成部分，如在置顶盒中，所述置顶盒为与电视机相关的带有显示器16的一个电视信号处理设备12。还可以提供一个输出22以便从所处理的电视信号向另一设备提供音频及/或视频。
在另种方式中，所述电视信号处理设备12可以是一台模拟/数字式电视机、全数字式电视机如高清晰度数字电视机(HDTV)、能够使用模拟/数字式电视信号的置顶盒、电视信号存储设备、或利用各种电视信号形式的任何其它元件。所述电视信号处理设备12还表示可以利用混合信号集成电路(IC)或集成电路芯片(“IC芯片”)的任何类型电子设备。因此，应该理解为虽然在此对电视信号处理设备加以讨论，但是本发明的原理可以被应用到任何类型的电子设备。
输入20的信号源可以是任何类型的电视信号接收器/源，如用于数字和/或模拟式电视信号的陆地天线、圆盘式直接广播卫星(DBS)电视天线、有线电视系统(CATV)等。因此，所述电视信号可以是数字或模拟式的。典型地，所述电视信号包括多个音频和视频信息信道。同样，典型地所述电视信号包括辅助数据，如用于每个信道上各种节目的内容收看率。在另一类型设备的情况下，所述信号源可以是任何信号源。
所述处理电路/逻辑电路14包括众多集成电路芯片，每个所述芯片执行电视信号处理设备12全部操作的某一功能。处理电路/逻辑电路14的许多IC完成大量相关的功能，如输入信号各方面的数字处理。同样，IC可以完成所述输入信号各方面的模拟处理。这些IC中的一些是混合信号IC而一些则不是。被使用在处理电路/逻辑电路14中的一种类型混合信号IC被公知为Universal Link IC(通用链路IC)。所述通用链路IC是混合信号设计即模拟和数字电路的集成电路芯片，其将几个信号处理功能结合或集成到一个单IC芯片或包中。所述通用链路IC被用于电视机、置顶盒以及使用/处理可能是模拟和/或数字式电视信号的其它类似设备。
在目前情况下，所述通用链路IC包括一个用于解调卫星电视信号的“Satlink”部、用于解调HDTV信号的“VSB”(Vestigal SideBand)部(其可以是任何类型的数字调制链部)、以及提供NTSC(模拟)信号的转换、色度解调和其它信号处理的“DCD”部。因此，在处理电路/逻辑电路14内通用链路IC被采用以完成各种功能，且其包括多个与其它IC相同方式的I/O管脚。应该理解为所述通用链路IC仅表示混合信号集成电路芯片，且在此所阐述的原理适用于所有类型的混合信号集成电路芯片。
参考图2，处理电路/逻辑电路14被示出具有一个混合信号IC(在此即总体上被命名为26的通用链路IC)的上级方框图。如上所指示，所述通用链路IC 26包括三个主要部，即总体上被命名为28且用于解调卫星电视信号的“Satlink”部；总体上被命名为30且用于解调HDTV信号的“VSB”(Vestigal SideBand)部(其可以是任何类型的数字调制链路部)；以及总体上被命名为32且提供NTSC(模拟)信号的转换、色度解调和其它信号处理的“DCD”部。所述这些部独立且并行操作，但由一个产生多个IC时钟70的公用时钟发生器68和一个I2C总线接口40所支持。所述多个IC时钟70被用来对通用链路IC 26的各种部进行钟控。所述通用链路IC 26还包括多个I/O(输入/输出)管脚，有些管脚在图2中由文本加以标注。所述I/O管脚延伸到IC包或芯片的外部。通用链路IC 26的各种数字部要求由多个IC时钟70之一进行钟控，且包括一个非同步复位端子。每个数字部要求一复位信号，以便于将所述数字部置于一个合适的启动状态。同样，模拟锁相环(Phase Locked Loop)合成器60具有一个复位端子，所述端子要求一个正确操作的复位信号。
在图2中，被命名为54的I/O管脚之一是一个非同步的复位输入管脚，所述管脚适合于从处理电路/逻辑电路14或其它源接收一复位信号。被命名为52的另一个I/O管脚是一个时钟输入管脚，其适合于接收时钟信号，用于产生其中各种电路/逻辑电路的各种内部系统时钟。在这种情况下，时钟为一个27MHz的时钟信号，其被锁分离以向模拟PLL(锁相环-Phase Locked Loop)时钟合成器部60以及计数器和复位电路/逻辑电路部56提供所述27MHz信号。根据本发明的原理提供有所述计数器和复位电路/逻辑电路部56，且在下面将对其加以更详细的说明。
在时钟管脚52上的27MHz时钟输入信号对计数器和复位电路/逻辑电路部56的计数器部分进行钟控，而与此同时对PLL时钟合成器60进行钟控。在正常操作期间(即当没有复位信号被施加到所述复位管脚54时)，所述27MHz时钟信号驱动PLL时钟合成器60，其中所述PLL时钟合成器60在PLL输出时钟线66上提供一个时钟产生信号以驱动时钟发生器68。所述时钟发生器68可用于产生多个输出时钟70以驱动通用链路IC 26的各种电路/逻辑电路。在本实例中，所述PLL时钟合成器60为时钟发生器68提供一个108MHz的输出时钟信号，所述时钟发生器提供五个变化频率(即108MHz、54MHz、36MHz、27MHz、18MHz)的输出时钟。通用链路IC 26的内部时钟具有与输入的27MHz主时钟信号同步的有源。
在如启动电子设备及/或通用链路IC 26本身的状态下，复位管脚54可用于接收一个适宜的复位信号。在目前情况下，一个适宜的复位信号是一个下降脉冲，但是可以适合于成为完成同样目的的任何类型脉冲或信号。一旦一个下降脉冲复位信号被施加到复位管脚54，则计数器和复位电路/逻辑电路部56产生一个预定时间周期的PLL复位信号，所述信号通过PLL复位行58被供给到PLL时钟合成器60上。与此同时，所述计数器和复位电路/逻辑电路部56为数字电路/部产生一个预定时间周期的芯片复位(数字复位)信号，所述信号被供给到由多个数字复位64所表示的各种数字电路/部。在所述PLL复位信号84被施加到PLL时钟合成器60期间，所述PLL时钟合成器60在PLL时钟线66上不为时钟发生器68产生PLL时钟信号。同样，在芯片复位信号88被施加到芯片复位64(其被耦合到各种数字电路部，其连接未被示出)期间，所述数字电路部处于空闲状态。然后所述PLL复位信号被解除维护(de-asserted)，这允许PLL时钟合成器60开始为时钟发生器68产生一个时钟信号。然后在所述PLL复位信号被解除维护后，在一个预定时间周期后芯片复位信号被解除维护，这允许所述数字电路/部开始在其启动状态下的操作。在PLL复位信号被解除维护后，在一个预定时间周期后芯片复位信号被解除维护，以便于保证在数字部的数字电路/逻辑电路被钟控之前，PLL时钟合成器60正在运行且在为时钟发生器68产生一个时钟信号。
因此，一个用于通过来自单复位I/O管脚/端子上的单个外部复位信号而产生通用链接IC(即混合信号IC)模拟和数字电路的适合内部复位信号的系统被加以说明。被说明的系统可以被似为一个简单状态的机器且可以被如此实施。
根据本发明原理沿着总体上被命名为72的时间坐标，用于相对于主复位信号产生PLL复位信号和芯片复位信号的示范性时序图被示于图3，且现在对此加以参考。所述主复位信号总体上被称命名为74。所述PLL复位信号总体上被命名为76。所述芯片复位信号总体上被命名为78。当需要对系统进行复位时，在上电时，或在有必要重新启动各种系统时钟和电路的任何情况下，一个低复位信号或脉冲80被施加到复位管脚54上。所述低复位信号80具有一个前沿82，其触发计数器和复位电路/逻辑电路56的计数器部分以利用主27MHz时钟开始计数且产生一个具有与所述复位信号80前沿82同步的前沿86的高电平PLL复位信号84，并且产生一个具有与所述复位信号80前沿82同步的前沿90的低芯片复位信号88。表明复位脉冲80结束的所述复位脉冲的随后后沿对计数器和复位电路/逻辑电路56并不重要。
PLL复位信号84的前沿86开始了这样的时间周期或持续时间，其中PLL时钟合成器60被停用或使其不再在PL输出线产生一个输出时钟信号。同样，芯片复位信号88的前沿90开始这样的时间周期或阶段，其中数字复位64被耦合其上的各种数字电路处于空闲状态或被停用。如上所指明，PLL复位信号84有效或被应用的持续时间或周期大于芯片复位信号88有效或被应用的持续时间或时间周期。
PLL复位信号84的示范性时间周期为300个时钟宽而芯片复位信号88的示范性时间周期为350个时钟宽。PLL复位信号84的持续时间与芯片复位信号88之间的时间差(在此为50个时钟宽)允许PLL运行且在数字逻辑电路被钟控之前提供内部时钟的产生。因此，在PLL复位信号84的后沿94，PLL时钟合成器60被允许开始在PLL时钟线66上产生PLL输出时钟，这允许时钟发生器68开始产生各种IC时钟70。随后，当在PLL复位信号84的后沿之后50个时钟已经过去时，计数器和复位电路/逻辑电路56对芯片复位信号88解除维护，这通过后沿96来表明。此后，数字部/电路的各种复位被投入运行。
应该理解到PLL复位信号的时间周期及芯片(数字)复位信号的时间周期基本上为任意的。优选地，仅有必要的是数字复位信号的时间周期大于PLL复位信号的时间周期。PLL复位信号总的时间周期是任意的。数字复位信号总的时间周期也是任意的。在一个实施例中，计数器和复位电路/逻辑电路56是“被硬线连接的”以提供一个第一预定时间周期或持续时间的PLL复位信号和一个第二预定时间周期或持续时间的数字复位信号，所述第二预定时间周期要大出所述第一预定时间周期一些值。
在另一个实施例中，计数器和复位电路/逻辑电路56可以是可编程的，以提供一个任何持续时间的PLL复位信号以及/或一个任何持续时间的数字复位信号。这可以通过向计数器和复位电路/逻辑电路56提供一个信号持续时间输入、并且随后从总线寄存器提供一个复位持续时间信号以便于设置一持续时间值来完成。同样，计数器和复位电路/逻辑电路56可以提供在预设持续时间的PLL复位信号之间的选择，以及/或提供在预设持续时间的数字复位信号之间的选择。这再次可以通过向计数器和复位电路/逻辑电路56提供一个信号持续时间输入、并且随后从总线寄存器提供一个复位持续时间信号以便于设置一持续时间值来完成。输入到计数器和复位电路/逻辑电路56的信号持续时间可以修改计数器的模数。当然，为了实施计数器和复位电路/逻辑电路56的可编程实施例，可以提供其它方案。
操作其次，在图4中所描绘的总体上被命名为100的流程图被加以参考，以说明根据在此所阐明的原理而使用的一种方法。本方法的任何指令可以被存储在处理电路/逻辑电路14内且由所述电路14加以执行。应该理解为流程图100和在此就所述流程图100所说明的方法仅是完成此处所阐明原理的方法的示范例。
通过本领域所公知的任何手段且以任何编程语言，可以实施任何软件程序(即指令)。可以采用如程序上的、面向目标的、或人工智能技术等各种编程方法。
流程图100的步骤可以通过一个或多个软件程序、过程、子程序、模块等以及任何其它可应用的装置来实施。应该理解为所述流程图100仅是对根据本发明原理的方法的一般逻辑流程的示例，并且所述步骤可以被添加到流程图100或从中取出，而并不偏离本发明的范围。此外，在流程图100中步骤的执行顺序可以改变，而并不偏离本发明的范围。在实施本流程图100所说明方法时软件内或其它处的额外考虑可能要求在步骤选择及顺序上发生变化。一些考虑是通过中断驱动、轮询或其它方案而处理的事件。多处理或多任务环境可以允许步骤有必要同时被执行。
当要求将系统/IC进行复位时，一个复位信号或脉冲被提供在计数器和复位电路/逻辑电路56的复位管脚54上(方框102)。响应于被施加到管脚54上的复位信号，所述计数器和复位电路/逻辑电路56产生一个PLL复位信号和一个数字逻辑(芯片)复位信号(方框104)。所述PLL复位信号被施加到PLL时钟合成器60，以便于在对应于PLL复位信号长度的预定时间周期内，禁止由PLL时钟合成器60产生输出时钟(方框106)。所述数字复位信号被施加到IC数字逻辑电路，以便于在对应于PLL复位信号长度的预定时间周期内，禁止数字逻辑电路的钟控(方框108)。
在预定时间周期之后，计数器和复位电路/逻辑电路对向PLL时钟合成器60PLL复位信号的解除维护(方框110)。这允许PLL时钟合成器60向时钟发生器68提供一个钟控信号，用于通过时钟发生器68产生内部IC时钟(时钟70)(方框112)。然后在PLL复位信号已经被解除维护后的一个时间周期后，所述计数器和复位电路/逻辑电路对数字逻辑复位信号解除维护(方框114)，以确保在触发数字逻辑电路之前系统时钟的产生。此后，数字逻辑电路在一个启动模式下被启动(方框116)。
虽然这个发明已经被说明成具有一个优选的设计和/或配置，但是本发明可以在所公开内容的实质和范围内被进一步修改。因此，这个应用利用其基本原理旨在覆盖本发明的任何变化、使用或适应。此外，本应用旨在覆盖伴随本领域内所公知或约定成熟的惯例而产生的对本发明公开内容的这种偏离，本发明属于所述偏离，且其处在所附权利要求的范围之内。
权利要求
1.在一个其特征在于模拟信号电路和数字信号电路的混合数字集成电路中，一种既将模拟信号电路又将数字信号电路进行复位的方法包括向所述集成电路提供一个主复位信号；响应于所述主复位信号，产生一个第一预定时间周期的时钟复位信号，所述时钟复位信号可被操作，以便于在所述第一预定时间周期内，停止由模拟信号电路产生多个系统时钟，并且在所述第一预定时间周期之后，允许由所述模拟信号电路产生多个系统时钟；以及响应于所述主复位信号，产生一个第二预定时间周期的数字复位信号，所述数字复位信号可被操作，以便于在所述第二预定时间周期内，使数字信号电路维持在一个空闲状态，并且在所述第二预定时间周期之后，使所述数字信号电路在一个公知的状态下启动，所述第二预定时间周期大于所述第一预定时间周期。
2.根据权利要求1所述的方法，其中所述时钟复位信号和所述数字复位信号同时被产生。
3.根据权利要求2所述的方法，其中所述时钟复位信号是一个上升信号且所述数字复位信号是一个下降信号。
4.根据权利要求1所述的方法，其中所述主复位信号是一个非同步信号。
5.根据权利要求4所述的方法，其中所述非同步信号是一个下降脉冲。
6.根据权利要求1所述的方法，其中所述第二预定时间周期至少大于所述第一预定时间周期15％。
7.在一个其特征既在于模拟信号电路又在于数字信号电路的混合信号集成电路中，一种利用单I/O管脚对所述模拟信号电路及所述数字信号电路进行复位的方法包括经由一个单I/O管脚向被钟控的集成电路计时器逻辑电路提供一个主复位信号；响应于所述主复位信号由所述被钟控的计数器逻辑电路产生一个第一复位信号；向模拟信号电路锁相环提供一个第一预定时间周期的所述第一复位信号，其中所述第一复位信号禁止所述锁相环向时钟发生器提供一个用于为所述集成电路产生多个系统时钟的输入信号；响应于所述主复位信号由所述钟控的计数器逻辑电路产生一个第二复位信号；以及向所述数字信号电路提供一个第二预定时间周期的所述第二复位信号，其中所述第二预定时间周期大于所述第一预定时间周期，且其中所述第二复位信号将所述数字信号电路置于一个空闲状态。
8.根据权利要求7所述的方法，其中所述第一复位信号及所述第二复位信号同时被产生。
9.根据权利要求8所述的方法，其中所述第一复位信号是一个上升信号且所述第二复位信号是一个下降信号。
10.根据权利要求7所述的方法，其中所述主复位信号是一个非同步信号。
11.根据权利要求10所述的方法，其中所述非同步信号是一个下降脉冲。
12.根据权利要求7所述的方法，其中所述第二预定时间周期至少大于所述第一预定时间周期15％。
13.根据权利要求7所述的方法，其中所述第一复位信号及所述第二复位信号具有共同的前沿，所述前沿对于所述主复位信号的前沿是共同的。
14.一种集成电路包括一个被用来产生时钟发生信号的锁相环；一个响应于所述时钟发生信号被用来产生多个系统时钟的时钟发生器；数字信号电路；多个I/O管脚；所述多个I/O管脚的第一个管脚适合于接收一个输入时钟信号，且所述多个I/O管脚的第二个管脚适合于接收一个主复位信号；以及与所述第一和第二I/O管脚相通讯的计数器逻辑电路，响应于所述主复位信号的接收，所述计数器逻辑电路可用来产生一个第一复位信号，并且在所述第一预定时间周期内向所述锁相环提供所述第一复位信号，其中所述第一复位信号禁止所述锁相环产生时钟发生信号，以及响应于所述主复位信号的接收，所述计数器逻辑电路可用来产生一个第二复位信号，并且在大于所述第一预定时间周期的所述第二预定时间周期内向所述数字信号电路提供所述第二复位信号，其中所述第二复位信号将所述数字信号电路置于一个空闲状态。
15.根据权利要求14的集成电路，其中所述第一复位信号及所述第二复位信号被同时产生。
16.根据权利要求15的方法，其中所述第一复位信号是一个上升信号且所述第二复位信号是一个下降信号。
17.根据权利要求14的方法，其中所述主复位信号是一个非同步信号。
18.根据权利要求17的方法，其中所述的非同步信号是一个下降脉冲。
19.根据权利要求14的方法，其中所述第二预定时间周期至少大于所述第一预定时间周期15％。
20.根据权利要求14的方法，其中所述第一复位信号及所述第二复位信号具有共同的前沿，所述前沿对于所述主复位信号的前沿是共同的。
21.一种集成电路包括用于处理模拟信号的第一部；用于处理数字部的第二部；以及一个输入管脚，其用于向集成电路提供一个复位信号，用于触发所述第一部和所述第二部两者的复位状态，且用于终止所述第一部和所述第二部两者的所述复位状态。
22.根据权利要求21所述的集成电路，其中所述第一部和第二部响应于所述复位信号，用于在终止所述第二部的所述复位状态之前终止所述第一部的所述复位状态。
23.根据权利要求22所述的集成电路，其中所述第一部包括一个模拟锁相环，在所述第一部的复位状态期间所述环被禁止，且在终止所述第一部的复位状态之后所述环被启用，以用于产生一个时钟信号；在由模拟锁相环启动时钟信号的产生之后，终止所述第二部的所述复位状态；以及在终止所述第二部的所述复位状态之后，响应于所述时钟信号，所述第二部处理所述数字信号。
24.将集成电路进行复位的方法包括下述步骤经由一个单输入管脚向集成电路提供一个复位信号；响应于所述复位信号，在集成电路的模拟信号处理部内触发一个复位状态；响应于所述复位信号，在集成电路的数字信号处理部内触发一个复位状态；响应于所述复位信号，终止所述模拟信号处理部的所述复位状态；以及响应于所述复位信号，终止所述数字信号处理部的所述复位状态。
25.根据权利要求24所述的方法，其中响应于所述复位信号，所述模拟信号处理部的所述复位状态基本上与所述数字信号处理部所述复位状态的触发同时被触发。
26.根据权利要求24所述的方法，其中在所述数字信号处理部所述复位状态的终止之前，所述模拟信号处理部的所述复位状态被终止。
全文摘要
一种用于提供一个混合信号集成电路中单管脚复位的系统和方法被加以说明。所述系统和方法提供一个集成电路中的单复位信号/管脚，其被用来产生混合信号集成电路模拟和数字电路/部的全部内部复位。在一种方式中，一个固态机器产生一个用于锁相环合成器的复位信号和一个数字复位信号，前述复位信号被用来为所述模拟和数字电路产生内部系统时钟，并且后述数字复位信号向集成电路的各种数字部电路提供复位信号。优选地，提供比PLL复位信号较长时间周期的芯片复位信号，以便于在数字逻辑电路被钟控之前，确保PLL正在运行且在产生时钟信号。
文档编号H04N5/12GK1459191SQ01815884
公开日2003年11月26日 申请日期2001年9月13日 优先权日2000年9月19日
发明者D·L·阿尔贝安 申请人:汤姆森许可公司