专利名称：动态实时数据压缩芯片的制作方法
技术领域：
本发明涉及一种信息处理技术，特别是动态数据信息的压缩技术，具体为一种动态实时数据压缩芯片。
背景技术：
数据压缩技术是一种应用非常广泛的信息处理技术，在航天、通讯、气象等领域都有极其广泛的应用。它在数据存储技术中占有及其重要的位置。
现有的数据压缩技术大都是对已知数据进行压缩，即进行压缩的数据对象，在压缩时必须都是已知的，对这些已知的数据提炼出一个数据模型和算法，然后根据这个模型和算法对已知数据进行重新编码，并进行存储或传输。现在流行的MPEG视频、音频压缩以及WINDOWS环境下的WINZIP对数据文件进行的压缩都属于该类。这种数据压缩的原理在进行动态测试的条件下不实用或使用极不方便，如汽车、飞机的黑匣子或对人体运动参数(心脏跳动情况、血压等)的监视，由于汽车、飞机的工作情况或人体的运动参数是动态变化的，无法预知或提前获取这些数据而提取其特征建立数据模型来进行数据压缩，因此在应用和推广上受到很大的局限。
按照现有的数据压缩原理对动态数据进行压缩时，即使通过对信息样本序列的分析能够建立数据模型，从而实现对该动态样本序列的压缩存储，当以较高的采样频率对高速瞬态的动态信号进行采样时，会导致大量的冗余样本点，且压缩时间长，主要表现为相邻样本点的量化值相同，或者是它们之差在允许的误差范围之内，而这些冗余的样本点对我们需要得到的有用信息没有什么影响，但却占用大量的存储空间，影响数据的压缩比。
发明内容
本发明解决现有数据压缩芯片不能有效对动态数据进行实时压缩且数据压缩比较低、压缩速度慢的问题，提供一种压缩比高、实时特性好的动态实时数据压缩芯片。
本发明是采用如下技术方案实现的本发明所述的动态实时数据压缩芯片是基于如下的压缩原理实现的假定Xi是某一采样序列中的第I个样本点，设系统允许误差为εXI+1，XI+2，......XI+m是第I+1，I+2，......I+m个样本点，当|XI-XI+m|≤ε，m＝1，2，......n，(n不大于128)则存储XI和m两个数据来表示XI+1，XI+2，......XI+m这m个数据。即将XI+1，XI+2，......XI+m这n个数据压缩掉当|XI-XI+m|＞ε，则存储XI+m的数据。
动态实时数据压缩芯片，包含原始数据输入线端口DD0-DD7、压缩后数据线端口DB0-DB7和存储器地址线端口q0-q18，与原始数据输入线端口相连设有一个锁存器，锁存器的输出端连接有非门，该芯片还包含一个加法器，加法器的输入端分别与芯片的原始数据输入线端口DD0-DD7及连接于锁存器输出端的非门的输出端B0-B7相连，加法器的输出端C0-C7分成并联两路，一路经过或门U1、非门U3进入或门U2的输入端，另一路经过与非门U4进入另一输入端为ERR CON的或门U5，再经过非门U23进入或门U2的输入端，这样，经过推导可得出或门U2的输出端a的逻辑表达为a＝co+c1+c2+c3+c3+c4+c5+c6+c7+EER-CONC0C1C2C3C4C5C6C7该芯片原始数据输入线端口的线端DD1-DD7，经过三态门b11-b17与压缩后数据线端口的线端DB1-DB7相连，压缩后数据线端口的线端DB0与输入端接高电位的三态门b10的输出端相连，该芯片还包含一个冗余计数器count1，该冗余计数器count1的输出线端QQ0-QQ6经过三态门b21-b27与压缩后数据线端口的线端DB1-DB7相连，压缩后数据线端口的线端DB0同时与输入端接低电位的三态门b20的输出端相连，该芯片还包含一个地址计数器counter1，该地址计数器counter1的输出端与芯片的存贮器地址线端口q0-q19相连，其中，锁存器的时钟端CLK、三态门b10-b17的控制端K、三态门b20-b27的控制端M、冗余计数器count1的时钟端CLOCK经过高低电平转换电路与或门U2的输出端a相连，冗余计数器count1的清零端sclr经高低电平转换电路与或门U2的输出端a和其自身的输出线端QQ7相连，地址计数器counter1的时钟端CLOCK经过高低电平转换电路与或门U2的输出端a和冗余计数器的输出线端QQ0-QQ6相连。芯片初始工作时，锁存器将样本点XI(初始工作时I＝1)的数据锁存于锁存器内，同时将样本点XI(初始工作时I＝1)的数据经三态门b10-b17和压缩后数据线端口存入所分配地址的存储单元，随着芯片原始数据输入线端口各样本点XI+M(M为1，2，3，.....n)的数据的依次输入，样本点XI的数据依次与其随后的各样本点XI+M的数据在加法器中进行比较，完成是否满足|XI-XI+M|≤ε的判定，根据或门U2的输出端a的逻辑表达式可以看出，当比较结果相同或者比较结果在误差范围内时，或门U2的输出端a＝1，此时，三态门b10-b17的控制端K为低电平而关闭，三态门b20-b27的控制端M为高电平而开启，同时冗余计数器count1的时钟端CLOCK得到正常计数所需的脉冲信号，而使冗余计数器开始计数，并经过三态门b20-b27和压缩后数据线端口将该计数M存入与样本点XI的数据地址相同的存储单元，完成样本点XI后XI+1-XI+M共M个样本点数据的压缩，即在该存储单元中存入的是样本点XI的数据和计数M的集合，以此代表XI-XI+M的各样本点的数据，压缩后数据线端口采用八位数据结构，由于其DB0线端分别与输入端接有高电位和低电位的三态门b10、b20的输出端相连，因此，当DB0为低电位时表示当前该端口的DB1-DB7位代表的是被压缩的数据的个数(或者称之为前一数据在误差范围内的重复个数)，当DB0为高电位时表示当前该存贮端口的DB1-DB7位代表的是采集的样本点的数据值；当存储的计数值M(即被压缩的数据的个数)最大到127时，冗余计数器的输出端QQ0-QQ6全部为“1”，其输出线端QQ0-QQ6经过高低电平转换电路使地址计数器counter1的CLOCK得到所需的计数脉冲信号，从而使地址计数器counter1加一，同时，当大于127后，冗余计数器的QQ7位为“1”，经高低电平转换电路使冗余计数器的清零端为高电平而清零，使清零后的冗余计数器count1的重新开始的计数存入地址加一的存储单元；当XI和XI+m的比较结果不相同或者超出误差范围时，或门U2的输出端a＝0，经过高低电平转换电路使锁存器的时钟端CLK产生上升沿，从而使锁存器将样本点XI+m锁存，同时使地址计数器counter1的时钟端CLOCK给出计数脉冲而使地址加一，三态门b10-b17的控制端K为高电平而开启，将样本点XI+m的数据同时存入加一后的存储单元，使冗余计数器清零、三态门b20-b27的控制端M为低电平而关闭，此后，样本点XI+m的数据与其随后的各样本点的数据进行比较，重复以上的工作过程；其中，误差值ε由ERR CON端的电平高低来确定，当ERR CON端为高电平时，允许误差为1/128，即两个比较样本点相差为一时，后一样本点被压缩；当ERR CON端为低电平时(默认值)，允许误差为1/256，即只有两个比较样本一致时，后一样本点才被压缩。
从上述的描述可以看出，XI和XI+m的比较是在加法器中完成的，但由于加法器的输入端前有非门反转，XI和XI+m实质上进行的是减法比较，如果将加法器直接替代以减法器，将无需非门的反转，也使得在不超出本发明权利要求保护范围的情况下，产生该芯片电路结构的最简单的变型。
从上述的描述还可以看出，所谓高低电平转换电路就是将芯片电路中的控制端(如或门U2的输出端a、冗余计数器的输出端QQ0-QQ7)电平信号转换成被控制端(包括锁存器的时钟端、三态门b10-b17、b20-b27的控制端K、M、冗余计数器的时钟端和清零端、地址计数器的时钟端)所需的相应控制电平信号，并在该高低电平转换电路中使芯片电路中的控制端与芯片的用来与该芯片的外围电路或外围芯片实现相互控制与被控制的引出线端(引脚)(如INT、READ、VCC等引出线端)组合，满足该压缩芯片与外围电路或外围芯片的控制与被控制的需要。而满足上述功能的高低电平转换电路，在计算机及其芯片技术高度发展的今天，在控制端与被控制端的逻辑控制关系明确的情况下，对电子领域的普通技术人员来说是容易实现的，而且在实现同样功能的情况下，可容易地设计出不同的电路结构，因此，本发明中的高低电平转换电路可有不同的电路结构变型。
本发明所述的动态实时数据压缩芯片可以实时地对动态数据进行压缩，且每一个样本点是否被存储只跟该样本点以前的样本点以及测试误差限的规定有关系，而跟该样本点以后的样本点没有关系，压缩比高，可节省95％以上的存储空间。其结构简单，易于制造。体积小、制造成本低廉，适合于在流水线上大批量生产。低功耗、工作速度快、集成度高、可重复使用。使用方便，只需直接插入集成电路插槽中就能与外接电路相连。该数据压缩芯片适用于航空航天、石油开采、气象、通讯以及生物医学等需要动态实时进行记录和存储的场合。
图1为本发明所述芯片的外部结构示意图；图2为本发明所述芯片的电路原理图；该芯片有52个引出管脚1-q0存储器地址线 2-q1存储器地址线3-q2存储器地址线 4-q3存储器地址线5-q4存储器地址线 6-q5存储器地址线7-q6存储器地址线 8-q7-存储器地址线9-q8存储器地址线 10-q9存储器地址线11-q10存储器地址线12-q11存储器地址线13-q12存储器地址线14-q13存储器地址线15-q14存储器地址线16-q15存储器地址线17-q16存储器地址线18-q17存储器地址线19-q18存储器地址线20-500K采样频率信号21-500K1悬空 22-START压缩电路选通信号23-READ读有效，为对存储器控制信号24-CLK压缩电路工作时钟25-CLEAR地址清零 26-VCC电源27-WR存储器写28-GND接地29-DB0压缩后数据线 30-DB1压缩后数据线31-DB2压缩后数据线 32-DB3压缩后数据线33-DB4压缩后数据线 34-DB5压缩后数据线35-DB6压缩后数据线 36-DB7压缩后数据线37-RST压缩电路正在工作状态 38-INT，原始数据有效信号39-DD0原始数据输入线 40-DD1原始数据输入线41-DD2原始数据输入线 42-DD3原始数据输入线43-DD4原始数据输入线 44-DD5原始数据输入线45-DD6原始数据输入线 46-DD7原始数据输入线47-NC悬空48-VCC接电源49-ERR-CON误差限 50-VCC接电源51-VCC接电源 52-GND接地具体实施方式
动态实时数据压缩芯片，包含原始数据输入线端口DD0-DD7、压缩后数据线端DB0-DB7和存储器地址线端口q0-q18，与原始数据输入线端口相连设有一个锁存器S，锁存器的输出端连接有非门U31-U38，该芯片还包含一个加法器J，加法器的输入端分别与芯片的原始数据输入线端口DD0-DD7及连接于锁存器输出端的非门U31-U38的输出端B0-B7相连，加法器的输出端C0-C7分成并联两路，一路经过或门U1、非门U3进入或门U2的输入端，另一路经过与非门U4进入另一输入端为ERR CON的或门U5，再经过非门U23进入或门U2的输入端，该芯片原始数据输入线端口的线端DD1-DD7，经过三态门b11-b17与压缩后数据线端口的线端DB1-DB7相连，压缩后数据线端口的线端DB0与输入端接高电位的三态门b10的输出端相连，该芯片还包含一个冗余计数器count1，该冗余计数器count1的输出线端QQ0-QQ6经过三态门b21-b27与压缩后数据线端口的线端DB1-DB7相连，压缩后数据线端口的线端DB0同时与输入端接低电位的三态门b20的输出端相连，该芯片还包含一个地址计数器counter1，该地址计数器counter1的输出端与芯片的存贮器地址线端口q0-q19相连，其中，锁存器S的时钟端CLK、三态门b10-b17的控制端K、三态门b20-b27的控制端M、冗余计数器count1的时钟端CLOCK经过高低电平转换电路与或门U2的输出端a相连，冗余计数器count1的清零端sclr经高低电平转换电路与或门U2的输出端a和其自身的输出线端QQ7相连，地址计数器counter1的时钟端CLOCK经过高低电平转换电路与或门U2的输出端a和冗余计数器的输出线端QQ0-QQ6相连。
或门U2的输出端a与D触发器D2的输入端D相连，压缩芯片的500K采样频率信号引脚(PIN20)经非门U19作为触发器D2的触发端，D触发器D2的输出端Q经非门U13反转进入另一输入端为芯片500K采样频率信号引脚(PIN20)的与门U14，与门U14的输出端与锁存器的时钟端CLK相连。经过上述的高低电平转换路径，保证当或门U2的输出端a＝1时(即比较结果相同或在误差范围内)，锁存器的时钟端CLK维持低电平，锁存器处于非工作态；当a＝0时，锁存器的时钟端CLK为正常的工作时钟信号，将芯片原始数据输入线端口当前的样本点数据锁存于锁存器内。锁存器可选用74373型号。
芯片包含芯片的START引脚(PIN22)作为其时钟脉冲端、D端接高电位的D触发器D1，D触发器D1的输出端分成两路，一路作为芯片RST引脚(PIN37)，另一路经非门U12反转，D触发器D2的输出端(或门U2的输出端a)经另一输入端为非门U12的输出端的或门U9，再经过非门U24的反转与三态门b10-b17的控制端K相连。经过上述的高低电平转换路径，使得三态门b10-b17的控制端K，当或门U2的输出端a＝1时为低电平，a＝0时为高电平，保证样本点XI和XI+m的比较结果相同或在误差范围内(a＝1)时，三态门b10-b17关闭，不相同或者超出误差范围(a＝0)时，三态门b10-b17开启，经压缩后数据线端口存储样本点数据。
非门U13的输出端(或门U2的输出端a的反转)经另一输入端为非门U12的输出端的或门U6，再经过非门U18的反转与三态门b20-b27的控制端M相连。经过该高低电平转换路径，使得三态门b20-b27的控制端M，当或门U2的输出端a＝1时为高电平，a＝0时为低电平，保证样本点XI和XI+m的比较结果相同或在误差范围内(a＝1)时，三态门b20-b27开启经压缩后数据线端口存储被压缩的样本点个数，不相同或者超出误差范围(a＝0)时，三态门b20-b27关闭。
D触发器D2的输出端(或门U2的输出端a)经另一输入端为INT引脚(PIN38)的与门U8与冗余计数器count1的时钟端CLOCK相连。经过该高低电平转换路径，使得当或门U2的输出端a＝1时，冗余计数器count1的时钟端CLOCK受引脚INT的信号控制，使其处于与count1有关的计数状态。非门U13的输出端(或门U2的输出端a的反转)经另一输入端为冗余计数器count1输出端QQ7位的或门U16与冗余计数器的清零端sclr相连。经该高低电平转换，使得当或门U2的输出端a＝0或者冗余计数器count1的输出端QQ7位为“1”时，冗余计数器count1的清零端为高电平而清零。冗余计数器count1的输出端的QQ0-QQ6位经与非门U17，再经另一输入端为D触发器D2的输出端(或门U2的输出端a)的与门U10，再经另一输入端为或门U7的输出端的或门U21，再经另一输入端为芯片的CLOCK引脚(PIN24)的与门U22后与地址计数器counter1的时钟端CLOCK相连，或门U7的输入端为芯片INT引脚(PIN38)和非门U12的输出端。经该高低电平的转换，当或门U2的输出端a＝1时，地址计数器counter1的时钟端CLOCK为上升沿(计数时所需的脉冲是下降沿)，地址计数器counter1停止计数，当a＝0或者冗余计数器count1的输出端QQ0-QQ6位全部为“1”时，地址计数器counter1的时钟端CLOCK为受芯片INT引脚和CLOCK引脚控制的正常计数脉冲，使地址推进。
芯片的READ引脚(PIN23)经另一输入端为存储地址线端口的q19线端的或门U25，再分别经非门U11、U15与D触发器D1、D2的清零端CLRN相连。
压缩芯片中的加法器由两个4位的加法芯片74283构成，锁存器选用74374，冗余计数器count1选用4040，地址计数器counter1选用4040和4024的组合。
权利要求
1.一种动态实时数据压缩芯片，包含原始数据输入线端口DD0-DD7、压缩后数据线端口DB0-DB7和存储器地址线端口q0-q18，其特征为与原始数据输入线端口相连设有一个锁存器S，锁存器的输出端连接有非门U31-U38，该芯片还包含一个加法器J，加法器的输入端分别与芯片的原始数据输入线端口DD0-DD7及连接于锁存器输出端的非门U31-U38的输出端B0-B7相连，加法器的输出端C0-C7分成并联两路，一路经过或门U1、非门U3进入或门U2的输入端，另一路经过与非门U4进入另一输入端为ERR CON的或门U5，再经过非门U23进入或门U2的输入端，该芯片原始数据输入线端口的线端DD1-DD7，经过三态门b11-b17与压缩后数据线端口的线端DB1-DB7相连，压缩后数据线端口的线端DB0与输入端接高电位的三态门b10的输出端相连，该芯片还包含一个冗余计数器count1，该冗余计数器count1的输出线端QQ0-QQ6经过三态门b21-b27与压缩后数据线端口的线端DB1-DB7相连，压缩后数据线端口的线端DB0同时与输入端接低电位的三态门b20的输出端相连，该芯片还包含一个地址计数器counter1，该地址计数器counter1的输出端与芯片的存贮器地址线端口q0-q18相连，其中，锁存器S的时钟端CLK、三态门b10-b17的控制端K、三态门b20-b27的控制端M、冗余计数器count1的时钟端CLOCK经过高低电平转换电路与或门U2的输出端a相连，冗余计数器count1的清零端sclr经高低电平转换电路与或门U2的输出端a和其自身的输出线端QQ7相连，地址计数器counter1的时钟端CLOCK经过高低电平转换电路与或门U2的输出端a和冗余计数器的输出线端QQ0-QQ6相连。
2.如权利要求1所述的动态实时数据压缩芯片，其特征为——或门U2的输出端a与D触发器D2的输入端D相连，压缩芯片的500K采样频率信号引脚(PIN20)经非门U19作为触发器D2的触发端，D触发器D2的输出端Q经非门U13反转进入另一输入端为芯片500K采样频率信号引脚(PIN20)的与门U14，与门U14的输出端与锁存器的时钟端CLK相连——芯片包含芯片的START引脚(PIN22)作为其时钟脉冲端、D端接高电位的D触发器D1，D触发器D1的输出端分成两路，一路作为芯片RST引脚(PIN37)，另一路经非门U12反转，D触发器D2的输出端经另一输入端为非门U12的输出端的或门U9，再经过非门U24的反转与三态门b10-b17的控制端K相连——非门U13的输出端经另一输入端为非门U12的输出端的或门U6，再经过非门U18的反转与三态门b20-b27的控制端M相连——D触发器D2的输出端经另一输入端为INT引脚(PIN38)的与门U8与冗余计数器count1的时钟端CLOCK相连，非门U13的输出端经另一输入端为冗余计数器count1输出端QQ7位的或门U16与冗余计数器的清零端sclr相连，冗余计数器count1的输出端的QQ0-QQ6位经与非门U17，再经另一输入端为D触发器D2的输出端的与门U10，再经另一输入端为或门U7的输出端的或门U21，再经另一输入端为芯片的CLOCK引脚(PIN24)的与门U22后与地址计数器counter1的时钟端CLOCK相连，或门U7的输入端为芯片INT引脚(PIN38)和非门U12的输出端。
全文摘要
本发明为动态数据压缩芯片，包含数据输入端口、数据存贮端口和地址端口，与输入端口相连设有一个锁存器，锁存器的输出端连接有非门，该芯片还包含一个加法器，加法器的输入端分别与芯片的数据输入端口和连接于锁存器输出端的非门的输出端相连，还包含受加法器输出端信号控制的三态门、冗余计数器、地址计数器。该动态数据压缩芯片可以实时地对动态数据进行压缩，且每一个样本点是否被存储只跟该样本点以前的样本点以及测试误差限的规定有关系，而跟该样本点以后的样本点没有关系，压缩比高。其结构简单，易于制造。体积小、制造成本低廉。该数据压缩芯片适用于航空航天、石油开采、通讯、气象以及生物医学等需要动态实时进行记录和存储的场合。
文档编号H04N7/26GK1414706SQ02135828
公开日2003年4月30日 申请日期2002年11月20日 优先权日2002年11月20日
发明者张文栋, 熊继军, 刘俊, 翟成瑞 申请人:华北工学院