数字实时数据处理的方法和系统的制作方法

文档序号:7725264阅读:338来源:国知局
专利名称:数字实时数据处理的方法和系统的制作方法
技术领域
本发明涉及一种对具有不同数据传输率的多个数字输入数据流进行数字实时数据处理的方法和系统。
背景技术
在用于测试和通信技术的许多数字数据处理系统中,单一的电子数据处理单元按照时分复用的方法,用于对多个数字输入数据流进行数据处理。数据处理单元从诸如与下游端(downstream)的模拟/数字转换器连接的模拟传感器的任何数字数据源中,捕获不同的数字输入数据流,并且进行数据处理,然后再将处理后的数据作为数字输出数据流发送到数据宿(data sink)。
图1显示了依据现有技术的第一数字实时数据处理系统。多个数据源DQ发送数字输入数据流,其中,在数字实时数据处理系统中的相关的输入缓冲存储器中对所述的输入数据流进行缓冲。缓冲的数据被从缓冲器发送到由控制器操纵(actuate)的复用器的输入端。在输出端,复用器与时钟控制的数据处理单元连接。来自各个数据源DQ的缓冲数据与用于执行数字数据处理的数据处理单元的输入端进行周期性的连接。在这种情况下,将来自各个数据源DQ的数据按照块(block),提供给的数据处理单元,并且由数据处理单元进行数字处理,然后将数据通过解复用器,按照块发送到各个数据宿DS。如果数字数据源DQ发送连续的数字数据流,则需要输入缓冲存储器P。在这种情况下,缓冲存储器在数据处理单元为了对来自其余的数据源的数据进行数据处理所需要的一段时间上,对来自各个数据源的数据进行缓冲。
由通过时钟输入端的时钟信号给数据处理单元提供时钟。在依据图1所示的现有技术的实时数据处理系统的情况下,来自数字数据源DQ的数据流具有相同的数据传输率。在这种情况,使用其时钟频率对应于最大数据传输率的倍数的时钟信号,向数据处理单元提供时钟。
在依据图1所示的现有技术的实时数据处理系统的情况下,数据处理单元每一次在相同的时间间隔(period of time)内,周期性地与复用器的每一个输入或解复用器的每一个输出连接。在此传统的数字实时数据处理系统的情况下,图1所示的控制器可以按照简单的计数器的形式出现。数据处理单元执行连续的数据处理,并且只要复用器发生转换,就通过复位线R将数据处理单元复位为特定的初始状态。例如,数据处理单元是用于多信道(multichannel)数字音频系统的可编程数字信号处理器。然而,图1所示的传统数字实时数据处理系统仅仅可用于全部都具有相同的数据传输率的数据数据流。
图2显示依据现有技术的另一数字实时数据处理系统,其中数字数据源DQ具有不同的数据传输率。数字数据源DQ具有相互独立的数据传输率,并且这些数据源将传送用于表示各个数据传输率的参考信号,例如时钟信号。由诸如PLL(锁相环)电路的倍频电路(frequencymultiplication circuit)使各个时钟信号的时钟频率与数据处理单元的数据处理速度匹配,并且将这些时钟信号传送到在另一复用器MUXB上的相关的输入端,同时,通过第二复用器MUXB将相关的匹配时钟信号传送到数据处理单元。然后,数据处理单元对施加的数字输入数据流进行数据处理,其中,使用其时钟频率对应于与数据处理速度匹配的数字输入数据流的数据传输率的时钟信号,向数据处理单元提供时钟。
图2所示的依据现有技术的数字实时数据处理系统的缺点在于需要使用诸如锁相环PLL的复合电路(complex-circuitry)时钟乘法电路来产生用于向数据处理单元提供时钟的时钟信号。在这种情况下,由于仅仅在极少的情况下,涉及的所有数据传输率的公倍数可用作参考信号,因此,需要为每一个独立的数据源提供独立的时钟乘法电路PLL。由于锁相环的电路包括可调振荡器,因此这些电路相当复杂。在集成电路中,诸如可调振荡器的模拟元件对所使用的制造技术具有极高的要求,因此导致了相当高的制造成本。此外,可以由仅仅具有较高电路复杂程度的PLL电路来传送稳定的、无抖动的时钟信号,这表示对这种情况的功率和表面需要也相当高。由于锁相环PLL具有有限的锁定时间,因此,需要为每一个数字数据源提供独立的锁相环,这表示例如,对于32个数字数据源DQ,如图2所示,在传统的数字实时数据处理系统需要32个锁相环。
图3显示依据现有技术的第三数字实时数据处理系统。在依据现有技术的该数字实时数据处理系统的情况下,数字数据源DQ相互独立地从数据处理单元请求处理时间。通过由数据源DQ发送的控制信号来进行该请求。可选择的是,也可以是数据处理单元向此时提供数据的各个数字数据源、表示数据处理时间的可用性。
由于需要对独立的数据处理操作进行优先顺序的排列,并且由数据处理单元连续地进行处理,因此,依据图3所示的现有技术的数字实时数据处理系统的缺点在于非常高的控制复杂程度。如图3所示,在依据现有技术的数字实时数据处理系统的情况下,控制器需要管理接收到的数据处理请求,并且规定由数据处理单元进行数据处理的顺序。在这种情况下,从数据源DQ接收到的数据的数据传输率对所获得的不同的数据处理时间进行管理,从而使缓冲存储器必须具有相当大的存储容量。用于进行数据处理请求的信号或者由数据源DQ自身产生,或者由缓冲存储器的数据填充状态确定。这样的数字实时数据处理系统的实现需要甚至超过实际数据处理单元的电路复杂度的非常高的电路复杂程度。

发明内容
因此,本发明的目的是提供一种用于数字实时数据处理的方法和系统,以便能够处理具有不同的数据传输率的多个输入数据流,而同时具有较低的电路复杂程度。
本发明通过具有本专利的权利要求1所指定的特征的数字实时数据处理系统、以及具有本专利的权利要求15所指定的特征的用于数字实时数据处理的方法来实现此目的。
本发明提供了一种数字实时数据处理系统,该系统对从多个数字数据源接收到的数字输入数据流进行处理,以便产生数字输出数据流,并且将输出的数据流发送到数字数据宿,
此数字数据处理系统具有(a)多个输入缓冲存储器,多个输入缓冲存储器中的每一个对在接收到的数字输入数据流中的数据进行缓冲;(b)至少一个可控制的复用器,其输入端分别与输入缓冲存储器连接;(c)至少一个时钟控制的数据处理单元,用于对复用器的输出发送的缓冲数据进行数据处理,由时钟信号向数据处理单元提供时钟,所述的时钟信号的时钟频率对应于所有的输入数据流和输出数据流的最大数据传输率与数据源和数据宿(data sink)的数量的乘积。
(d)至少一个可控制的解复用器,通过该解复用器的输出,将处理后的数据作为数字输出数据流发送到数字数据宿;以及(e)控制单元,用于操纵复用器、解复用器和数据处理单元,其中,控制单元在周期的各个固定的时间段,使复用器的输入端与相关的缓冲存储器的周期性地连接,其中,控制单元在各个固定的时间段,使解复用器的输出端与相关的数字数据宿周期性地连接,其中,控制单元在各个可变的数据处理时间,激活与复用器连接的数据处理单元,以便对以特定的数据传输率接收到的数字输入数据流中的数据进行数据处理。
在这种情况下,优选的是,在本发明的数字实时数据处理系统中的控制单元对数据处理时间进行计算,从而使数据处理时间与可用的时间周期的最大固定时间段之间的比率等于要被处理的数字输入数据流的数据传输率与所有的输入和输出数据流的最大数据传输率之间的比率。
在另外的优选实施例中,在本发明的数字实时数据处理系统中的控制单元在第一数量的周期内,激活与复用器连接的数据处理单元,以便对数字输入数据流中的数据进行数据处理,以及,在第二数量的周期内,使数据处理单元失效,在失效周期(deactivated cycle)的数量与激活周期的数量之间的比率取决于所有输入和输出数据流的最大传输率与要被处理的数字输入数据流的数据传输率之间的比率。
优选的是,在数据处理时间已经耗尽之后,在本发明的数字实时数据处理系统中的控制单元使数据处理单元失效。
在本发明的数字实时数据处理系统的一个优选实施例中,在输出缓冲存储器中对从解复用器的输出端发送的处理后的数据进行缓冲。
优选的是,如果检测到的相关输出缓冲存储器的数据填充状态超过可设置的阈值,则数据处理单元(原文如此)使对数字输入数据流中的数据进行数据处理的数据处理单元失效。
在本发明的数字实时数据处理系统的一个特定的优选实施例中,控制单元通过启动使用于向数据处理单元提供时钟的时钟信号中断的开关装置(switch device),使数据处理单元失效。
在本发明的数字实时数据处理系统的一个优选实施例中,由模拟/数字转换器来发送(deliver)数字输入数据流。
在本发明的数字实时数据处理系统的一个特定的优选实施例中,输入缓冲存储器是摆动缓冲器(swinging buffer)或者环形缓冲器(ringbuffer)。
优选的是,数字数据源的数量等于数字数据宿的数量。
在本发明的数字实时数据处理系统的一个优选实施例中,所述的系统包括时钟信号产生电路,用于检测所有的数字输入流和所有的数字输出数据流的数据传输率,并且产生其时钟频率与检测到的最大数据传输率对应的时钟信号。
在本发明的数字实时数据处理系统的一个优选实施例中,还设置了倍频电路,以便将由时钟信号产生电路发送的时钟信号中产生的时钟频率与常数因子相乘,从而产生为数据处理单元提供时钟的时钟信号。
在这种情况下,优选的是,所述的因子对应于数据源的数量和数据宿的数量。
本发明还提供了一种对由许多数字数据源发送的数据进行数字实时数据处理的方法,该方法包括以下步骤(a)从数据源接收具有不同数据传输率的多个数字输入数据流;(b)在相关的输入缓冲存储器中,对所有接收到的数字输入数据流进行缓冲;
(c)由数据处理单元对所有接收到的数字输入数据流进行周期性的处理,由时钟信号为数据处理单元提供时钟,其中,所述的时钟信号的时钟频率对应于所有输入和输出数据流的最大数据传输率与数字数据源的数量的乘积,以及对用于处理数字输入数据流的各个处理时间可变地进行调整;(d)将处理后的数字输入数据流作为数字输出数据流输出到数字数据宿。


下面将参考附图,对用于进行数字实时数据处理的本发明的数字实时数据处理系统、以及本发明的方法的优选实施例进行描述,以便解释本发明的基本特征。
附图如下图1显示依据现有技术的第一数字实时数据处理系统;图2显示依据现有技术的第二数字实时数据处理系统;图3显示依据现有技术的第三数字实时数据处理系统;图4显示本发明的数字实时数据处理系统的第一实施例;图5显示本发明的数字实时数据处理系统的第二实施例;图6显示本发明的数字实时数据处理系统的第三实施例;图7显示用于解释本发明的数字实时数据处理系统的操作方式的时序图;图8显示用于解释依据本发明的数字实时数据处理系统的一个可选择的实施例的操作方式的另一时序图;图9显示用于解释本发明的数字实时数据处理方法的第一流程图;图10显示用于解释本发明的实时数据处理方法的一个优选实施例的另一流程图。
具体实施例方式
图4显示依据本发明的数字实时数据处理系统的第一实施例。数字实时数据处理系统1的输入侧通过数据输入端2与数字数据源4连接,其中,数字数据源4通过数据线3或者数据总线3,间断地或者连续地发送数字数据流。该数字数据源4发送具有不同数据传输率R的数字数据流。在本发明的数字实时数据处理系统1的第一实施例中,指定了不同的数字输入数据流的数据率。在可选择的实施例中,系统中的数字数据源产生其时钟频率与相关的数据流的数据传输率对应的各个参考信号。由数字数据源将该参考信号通过线5,施加到在数字实时数据处理系统1上的参考信号的输入端6。
数据输入端2通过内部数据线或者数据总线7,与在输入缓冲存储器9的输入端8连接。每一个输入缓冲存储器9对在接收到的数字输入数据流中的数据进行缓冲,并且经由输出端10,通过数据总线11将这些数据发送到在可控制的复用器13上的输入端12。缓冲存储器9或者数据率转换器9不是绝对需要的,但是当数字数据源4发送连续的数据流时,最好设置所述的缓冲存储器9或者数据率转换器9。复用器13具有通过数据线或者通过数据总线15,与数据处理单元17上的数据输入端16连接的信号输出端14。复用器13还具有由在数字实时数据处理系统1中的控制单元20通过控制线19操纵的控制输入端18。此外,控制单元20通过控制线21与输入处理单元17上的控制输入端22连接,以及通过控制线23,与解复用电路25上的控制输入端24连接。解复用器具有通过数据线或者数据总线27、与数字数据处理单元17上的数据输出端28连接的信号输入端26。解复用器25具有通过数据线或者数据总线30、与数字实时数据处理系统1上的数据输出端31连接的多个输出端29。数据输出端31具有通过数据线或者总线33、与所述的多个输出端29连接的数字数据宿32。
在图1所示的实施例中,没有对不同的数字数据源4的数据传输率进行规定,并且该数字实时数据处理系统依据施加到参考信号输入端6的参考信号,确定施加的最大数据传输率。出于这个目的,参考信号输入端通过线34,与时钟信号产生电路36上的输入端35连接。依据器时钟频率分别对应于相关的数据传输率的、施加的参考时钟信号,时钟信号产生电路36产生其时钟频率对应于检测到的最大数据传输率的参考信号。由时钟信号产生电路36通过输出端37和线38,将该时钟信号发送到在诸如PLL电路的倍频电路40上的信号输入端39。
倍频电路40通过常数因子来增加所施加的时钟信号的时钟频率,其中,优选的是,常数因子对应于等于与数字实时数据处理系统1连接的数据源4的数量、或者数字数据宿32的数量的常数。通过时钟线42,将由倍频电路40经过信号输出端41发送的时钟信号传送到数据处理单元17上的时钟输入端43。因此,由其时钟频率对应于所有输入数据流的最大数据传输率与所连接的数字数据源4或者数字数据宿32的数量N的乘积的时钟信号、为数据处理单元17提供时钟。另外,在另一实施例中,由时钟产生电路36检测输出数据流的数据传输率,并且由时钟信号产生电路36发送其时钟频率对应于所有输入和输出数据流的最大数据传输率与所连接的数据源4或者数据宿32的数量的乘积的时钟信号。
在本发明的数字实时数据处理系统1的一个优选实施例中,对由数字数据源4发送的不同的数据传输率、以及被发送到数据宿32的输出数据流的数据传输率进行规定,并且在振荡电路中产生为数字数据处理单元17提供时钟的时钟信号,所述的振荡电路发送具有对应于指定的所有输入和输出数据流的最大数据传输率与数据源4或者数据宿32的数量的乘积的时钟频率的时钟信号。
图4所示的数字实时数据处理系统1的实施例还允许在存在其数据传输率未知的数字数据源的情况下,使用该数据处理系统。
控制单元20负责复用器13、解复用器25、以及数据处理单元17的操纵。控制单元20通过控制线19操纵复用器13,从而使在复用器13上的信号输入端12与复用器13上信号输出端14周期性地连接。在周期内,首先对输入端12-1进行连接,然后对复用器13上的另外的输入端12-2、12-3到12-N进行连接,然后如所期望的对连接周期进行重复。在这种情况下,周期是固定不变的。在特定的固定时间段,每一个输入端与在复用器13上的输出端14连接,并且因而与数据处理单元17上的数据输入端16连接。同时,控制单元20通过控制线23,使解复用器25上的信号输入端26与数据输出端29-1到29-N周期性地连接。此外,控制单元使用控制线21激活数字数据处理单元17,以便对施加到数据输入端16的连接的数据流进行数据处理,其中,在可变的数据处理时间,按照各个特定数据传输率对数据流进行接收。
在图4所示的本发明的数据处理系统1的实施例的情况下,控制单元20对数据处理时间进行计算,从而使数据处理时间与可用的周期的最大固定时间段之间的比率等于要被处理的数字输入数据流的数据传输率与所有输入和输出数据流之间的比率。
图7显示用于解释本发明的数字数据处理系统1的操作方式的时序图。由复用器13,使来自N个数字数据源4的不同的数字输入数据流与数字数据处理单元上的数据输入端16周期性地连接,其中周期Tcycle是固定不变的,从而使周期Tcycle的固定时间段Ti可以由数据处理单元17用来对信道或者数字输入数据流进行数据处理。
在第一实施例中,在每一个时间段的开始,由控制单元20通过控制线21,激活数据处理单元17以便进行数据处理,并且在针对此信道的确定的可变数据处理时间之后,通过控制线21使该数据处理单元17失效。
可运用以下的公式 Tl=Tactivel+Tpassivel=常数 (2)在图4所示的实施例的情况下,控制单元20依据以下的等式,计算第i个数字输入数据流的激活数据处理时间TactiveiTactivei=RiRmax·Ti---(3)]]>其中,Ri是当前要被处理的数字输入数据流的数据传输率,Rmax是所有数字输入和输出数据流的最大数据传输率。最大数字数据传输率Rmax或者是预先知道的,并且存储在控制单元20中,或者由图4所示的实施例中的控制单元20通过线44,从时钟信号产生装置36中读取。同样地,当前要被处理的数字输入数据流的数据传输率Ri或者是预先知道的,或者由控制单元20读取到参考信号输入端6中。
图7显示本发明的实时数据处理系统的另一可选择的操作方式。在该实施例的情况下,实时数据处理系统的输入侧具有图4所示的输入数据缓冲器,这表示可以将对数字输入数据流的断开操作延伸(stretch)到周期Tcyele的整个时间段Ti,并且仍然确保实时处理。图8所示的过程的优点在于与图7所示的过程相比,极大地降低了在数据处理单元中的启动和停止操作的数量。
如图8所示,例如,在前两个周期的整个最大可用时间周期Ti,即周期的整个可用时间段,激活数字输入数据流i,并且在第三周期内使此数字输入数据流全部失效。由控制单元20确定被连续地激活的时段Ti的数量与随后的被停用的时间段Ti的数量之间的比率,其中,可运用以下的等式Siri=RmaxRi=1---(4)]]>其中,S表示未激活的时间段(停用)的数量,以及R表示激活的时间段的(运行)的数量。
在激活的时间段R期间,数据处理单元17按照最大的时钟频率进行操作,该频率对应于最大的传输率Rmax。
在这种情况下,为了对数据量进行缓冲所需要的每一个输入数据缓冲存储器9的存储容量mi至少为ml=(1+sl)·N·Tl·Ri(5)一旦输入缓冲存储器是空闲的,本发明数据处理系统的优选实施例涉及对在s周期内停用的该信道的数据处理,从而使输入缓冲存储器9再次装满。
在这种情况下,停用周期的数量最好为1。
如同在具有固定的n的N.FFT变换(快速傅立叶变换)的情况,只要数据处理单元需要访问针对处于不同数据传输率ri的每一个输入信道的相同尺寸的数据区(data block)时,使用结合图8所描述的实施例将会非常有利。在一个特定的优选实施例中,涉及到由控制单元20监控的输入数据缓冲器9的数据填充状态。如果在这种情况下,输入侧的数据缓冲器的数据填充状态降低到阈值以下时,则在下一个周期的相关时间段,使数据处理单元17失效。
图5显示本发明的数字数据处理系统1的另一实施例,该实施例在很大程度上基于图4所示的实施例。在图5所示的实施例的情况下,另外设置由控制单元20使用控制线46操纵的开关单元45。在图5所示的实施例的情况下,通过接通或者断开施加到时钟信号输入端43上的时钟信号,使数字数据处理单元17激活和失效。
图6显示本发明的数据处理系统1的另一实施例,其中,由控制单元20依据另外设置的输出数据缓冲器47-1到47-N的数据填充状态,确定不同的输入信道的可变的数据处理时间。在这种情况下,如果检测到的相关输出数据缓冲器47的数据填充状态超过可设置的阈值,则由控制单元20通过控制线21使数字输出处理单元17失效。通过相关的线48,向控制单元20报告输出数据缓冲存储器47的数据填充状态。一旦已经将Ti·Ri的数据量存储在输出缓冲存储器47中,则在时间段Ti的其余部分断开数据处理单元17。
图9显示用于解释进行数字实时数据处理的本发明的方法的时序图。在开始步骤S0之后,在步骤S1,对信道计数器进行初始化,或者设置为0。在图10所示的子程序(subprogram)S2中,由数据处理单元17对第i个输入数据流进行数据处理,并且在步骤S3,使信道计数器的值增加。在步骤S4,进行检查以便确定在周期内是否已经对所有的输入数据流进行了处理,或者信道计数器是否达到了最大信道数量N。如果在周期内,已经对所有的输入数据流进行了处理,则处理返回到步骤S1,从而可以开始下一个周期。如果情况相反,则对下一个输入信道或者下一个数字输入数据流进行数据处理。
图10显示图9所示的子程序S2的优选实施例。在步骤S2-1中,进行检查以便确定计数器p是否小于针对第i个信道的激活时间周期r的确定数量。如果还没有到达激活时间段Ti所需要数量,则在步骤S2-2激活数据处理单元17以便进行数据处理,并且在步骤S2-3对误差p进行增加。在步骤S2-4,激活未激活(passive)时间计数器Tp,并且在步骤S2-5,进行检查以便确定未激活时间Tpassive的剩余时间是否已经耗尽。当未激活时间Tpassive的剩余时间已经耗尽,并且因而时间段Ti耗尽时,在步骤S2-6时数据处理单元17失效,并且在步骤S2-7退出子程序。
如果步骤S2-1确定已经达到了针对该信道的激活时间周期所需要的数量,则在步骤S2-8进行检查,以便确定是否已经达到了所需要的未激活(停用)周期的数量。如果计数器q已经达到了未激活周期所需要的数量s,则在步骤S2-9重新设置计数器p、q。如果情况相反,则在步骤S2-10,计数器9针对失效周期而增加,而不需要激活数据处理单元17。
本发明的数字实时数据处理系统既可用于具有预先知道的固定数据传输率的数字数据源,也可以用于其数据传输率进行变化的数据源。由数据处理单元17在数据处理中的短暂的中断(brief interrupt)使数据处理单元按照时分复用的模式与具有不同数据传输率的数字数据源连接,而不需要具有复杂电路的控制器,其中,按照可以期望的最高的数据传输率,对处于激活状态的数据处理单元17进行操作。
固定的时间帧(time frame)导致不同数据源的相等数据传播时间具有最小的缓冲存储器的存储容量。
在图5所示的实施例的情况下,通过断开操作时钟,中断数据处理,这表示本实施例的区别之处在于特别低的功率消耗。本发明的数字实时数据处理系统的优点在于特别适合于其中存在具有略微不同的数据传输率的不同数字数据源的应用。使用现有技术特别难以实现这样一些应用。优选的是,缓冲存储器以摆动缓冲存储器的形式、或者以环形缓冲存储器的形式出现。在进行数据区处理的一个实施例的情况下,不需要缓冲存储器。
参考符号列表1 数字数据处理系统2 数据输入端3 数据线4 数字数据源5 线6 参考信号输入端
7 线8 输入端9 输入缓冲存储器10 输出端11 线12 复用器的输入端13 复用器14 复用器的输出端15 线16 数据输入端17 数据处理单元18 控制输入端19 控制线20 控制单元21 控制线22 控制输入端23 控制线24 控制输入端25 解复用器26 解复用器输入端27 线28 数据输出端29 解复用器输出端30 线31 数据输出端32 数据宿33 数据线34 参考信号线35 输入端36 时钟信号产生电路
37 输出端38 线39 输入端40 倍频电路41 输出端42 线43 时钟输入端44 线45 开关装置46 控制线47 输出数据缓冲器48 线
权利要求
1 一种数字实时数据处理系统,用于对从多个数字数据源(4)接收到的数字输入数据流进行处理,以便产生数字输出数据流,并且将数字输出数据流发送到数字数据宿(32),所述的数字数据处理系统(1)具有(a)至少一个可控制的复用器(13),它具有多个输入端(12),以便将各个接收到各个数字输入数据流施加到这些输入端;(b)至少一个时钟控制的数据处理单元(17),用于对从复用器的输出端(14)发送的数字输入数据流进行数据处理,由时钟信号向所述的数据处理单元(17)提供时钟,所述的时钟信号的时钟频率对应于所有输入和输出数据流的最大数据传输率(Rmax)与数据源和数据宿的数量(N)的乘积;(c)至少一个可控制的解复用器(25),通过所述的解复用器的输出端(29)可以将处理后的数据作为数字输出数据流发送到数字数据宿(32);(d)控制单元(20),用于操纵复用器(13)、解复用器(25)、以及数字数据处理单元(17),其中,控制单元(20)在周期(Tcycle)的各个固定的时间段(Ti),使复用器的输入端(12)与在输入处理单元(17)上的数据输入端(16)周期性地连接,其中,控制单元在各个固定的时间段(Ti),使解复用器(25)的输出端(29)与相关的数字数据宿(32)周期性地连接,其中,控制单元(20)在各个可变的数据处理时间(Tactive),激活与复用器(13)连接的数据处理单元(17),以便对按照特定的数据传输率接收到的数字输入数据流中的数据进行数据处理。
2.根据权利要求1所述的数字实时数据处理系统,其特征在于设置了多个输入缓冲存储器(9),其中,多个缓冲存储器中的每一个对在接收到的数字输入数据流中的数据进行缓冲。
3.根据权利要求1或者2所述的数字实时数据处理系统,其特征在于控制单元(20)对数据处理时间进行计算,从而使数据处理时间与可用的周期中的最大的固定时间段之间的比率等于要被处理的数字输入数据流的数据传输率(Ri)与所有输入和输出数据流的最大数据传输率(Rmax)之间的比率。
4.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于控制单元(20)在第一数量(r)的周期内,激活与复用器连接的数据处理单元(17),以便对数字输入数据流中的数据进行数据处理,以及,在第二数量(s)的周期内,使数据处理单元(17)失效,并且在失效周期的数量(s)与激活周期的数量(r)之间的比率取决于最大数据传输率(rmax)与数字输入数据流的数据传输率(Ri)之间的比率。
5.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于在数据处理时间已经耗尽之后,控制单元(20)使数字数据处理单元(17)失效。
6.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于在输出缓冲存储器(47)中,对从解复用器的输出端(29)中发送的处理后的数据进行缓冲。
7.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于如果检测到的相关输出缓冲存储器(47)中的数据填充程度超过了可设置的阈值,则控制单元(20)使用于对数字输入数据流中的数据进行数据处理的数字数据处理单元(17)失效。
8.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于控制单元(20)通过启动用于使向数字数据处理单元(17)提供时钟的时钟信号中断的开关装置(45),使数据处理单元(17)失效。
9.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于由模拟/数字转换器发送数字输入数据流。
10.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于缓冲存储器是摆动缓冲器(swinging buffer)或者环形缓冲器。
11.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于数字数据源(4)的数量等于数字数据宿(47)的数量。
12.根据前述的权利要求的其中之一所述的数字实时数据处理系统,其特征在于输入和输出数据流的数据传输率是不同的。
13.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于时钟信号产生电路(36)检测所有数字输入数据流、以及所有数字输出数据流的数据传输率,并且产生其时钟频率对应于检测到的最大数据传输率(Rmax)的时钟信号。
14.根据前述权利要求的其中之一所述的数字实时数据处理系统,其特征在于设置倍频电路来将由时钟信号产生电路(36)发送的时钟信号的时钟频率乘以常数因子,以便为数据处理单元(17)产生时钟信号。
15.根据权利要求14所述的数字实时数据处理系统,其特征在于所述的因子对应于数字数据源(4)的数量、以及数字数据宿(47)的数量。
16.一种对由许多数字数据源(4)发送的数据进行数字实时数据处理的方法,所述的方法包括以下步骤(a)从不同的数字数据源(4)接收具有不同数据传输率的多个数字输入数据流;(b)由数字数据处理单元(17)对所有接收到的数字输入数据流进行周期性的处理,由时钟信号为数据处理单元(17)提供时钟,其中,所述的时钟信号的时钟频率对应于所有输入和输出数据流的最大数据传输率(Rmax)与数字数据源和数字数据宿的数量(N)的乘积,并且对用于处理数字输入数据流的各个数据处理时间可变地进行调整;(c)将处理后的数字输入数据流作为数字输出数据流输出到数字数据宿(32)。
全文摘要
本发明涉及一种数字实时数据处理系统,该系统对从几个数字数据源(4)接收到的数字输入数据流处理为数字输出数据流,并且将数字输出数据流传送到数字数据宿(32)。该数字数据处理系统(1)包括用于控制复用器(13)、解复用器(25)、以及数字数据处理单元(17)的控制单元(20)。其中,控制单元(20)在周期(T
文档编号H04L7/04GK1494691SQ02805791
公开日2004年5月5日 申请日期2002年2月26日 优先权日2001年3月1日
发明者鲁迪·弗伦策尔, 沃尔夫冈·格拉特, 拉伊·库马尔·雅因, 马库斯·特施卢斯, 斯特凡·乌勒曼, 乌勒曼, 特施卢斯, 冈 格拉特, 库马尔 雅因, 鲁迪 弗伦策尔 申请人:印芬龙科技股份有限公司
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