专利名称：从视频信号中获得行同步信息项的方法及设备的制作方法
技术领域：
本发明涉及一种从视频信号中获得行同步信息项的方法。按照第二方面，本发明涉及一种用于产生针对视频行信号的行同步脉冲的设备。
背景技术：
在今天的电视接收机和计算机电视卡中，必需分离同步信号，以在如阴极射线管等显示器上实现视频图像的正确显示。
尽管数字系统解决方案在未来的电视技术中将占据主导地位，模拟源信号在未来的多年内仍将存在。这样例子包括今天仍在广泛使用的视频信号的陆地接收以及模拟记录方法，例如，在录像机的情况下，按照VHS标准的模拟记录方法。这种模拟信号源代表了数字系统的临界信号源，并且它们的信号处理需要特别的措施。对于未来的多媒体终端，只要其装备有模式视频输入，情形就是相同的。由于如VHS磁带库等大量模拟视频材料的存在，对模拟视频信号的使用不太可能在较近的未来消失。
通常，将同步双向限幅器(sync slicer)用于同步分离。同步双向限幅器与PLL(锁相环)相结合，以“平滑”所提取出的同步信息。PLL技术是成熟的，但是由于以下两个相互冲突的要求，具有公知的限制一方面，PLL必须具有低通特性以抑制噪声对同步信号检测的干扰；另一方面，由于机械公差，磁带记录器，尤其是便携式摄像机中的磁带记录器将输出在可变时基(time base)上的视频信号。时基变化也表现为同步信号对PLL的干扰。但是，这类干扰必须通过，而不能被衰减，因为时基的任何改变将引起显示视频图像的水平不稳定性。换句话说PLL一方面必须抑制噪声，而另一方面必须使时基变化通过。幸运地，这两种效应以其频率相互区分。时基变化是高于1kHz的低频效应。由于PLL通常是二阶环，为了最佳的折中点，在每个新设计的系统中选择转角频率和稳定性。
通常，具有数字信号处理的电视接收机(例如，在100Hz技术的情况下)依据时钟系统进行操作，所述时钟系统与各自的输入信号同步。由于输入信号是模拟CVBS信号，通常将水平同步脉冲(行锁定时钟)或可作为替代的彩色副载波或彩色同步脉冲(色同步定向信号)(彩色副载波锁定时钟)用作同步的参考点。目前，通常通过利用所谓的同步分离器级和在下游(downstream)连接的PLL滤波器级的模拟方法来实现视频行的同步分离。在具有数字信号处理的电视接收机中，通常使用作为已知模拟同步信号处理的数字实现的PLL滤波器级。于是，滤波器级是数字PLL(锁相环)。这种数字PLL电路的示例为Philips的SAA 7111、Harris的HMP 8112以及Micronas的Digit 3000等电路。这些数字PLL电路的主要问题是，当所出现的输入信号是从正在搜索模式(快进或后退)下工作的模拟录像机拾取的模拟视频信号时所发生的公知的图像不稳定。模拟录像机的大多数用户都非常熟悉这种不稳定。具体地，当录像机工作在搜索模式时，在图像中出现干扰水平带。这些干扰带源自以下事实在搜索模式下，视频头不再运行在单一的倾斜轨道上，而是根据搜索速度，扫过两个或多个倾斜轨道。在从一个倾斜轨道向另一倾斜轨道的转变中，对于视频行同步脉冲的出现，产生了突跃相位变化。这些突然的相位变化通常取决于依照倾斜轨道方法记录的磁带中的几何形状。因此，系统确定了突然的相位变化，此外，突然的相位变化事实上是不可避免的。
但是，在便携式摄像机产生视频信号的情况下，也引起了行同步脉冲的不规则出现。在这种情况下，所产生的不稳定性通常比普通录像机的情况下更为严重，因为由于更大的部件公差，磁鼓速度的调整受到了更大的波动。
EP-A 0 266 147公开了一种电视接收机的数字PLL电路。在这种数字PLL电路的情况下，为了在录像机中避免上述搜索操作模式下的问题，设置了开关单元，在倾斜轨道的末端识别磁头转变所引起的突然相位变化的情况下，极大地缩短了锁相环的时间常数，结果，在尺寸上缩减了图像中不稳定的区域。这种解决方案的缺点是，在此方案中所提供的锁相环时间常数的缩短意味着不能很好地抑制视频信号中的噪声分量，而且虽然比时间常数变大时范围更小，但干扰行仍然是可见的。
在EP-A 0 899 945中，描述了一种用于获得行同步信息的方法。按照此已知的方法，利用理想的水平同步脉冲，对视频行进行卷积。卷积的结果在代替PLL的开环系统中进行处理。由线性回归来实现此开环系统，以便利用过去的同步脉冲推知对当前同步脉冲的最佳猜测。
卷积是公知的术语，表示着一个函数与另一在时间上移位的函数相乘的积分，例如，参见《New IEEE Standard Dictionary ofElectrical and Electronics Terms》，1993。
利用已知的系统作为出发点，需要有一种方法，相对于视频行的水平同步，表现出更好的性能。
发明内容
本发明提出了一种从视频行信号中获得行同步信息的方法。按照本发明的方法，分析视频行信号的相关部分，以确定限定了行同步脉冲的时间位置的时刻。将预定数量的视频行存储在行延迟器中。利用此作为数据库，计算以行延迟器中存储的视频行的行数领先于当前接收到的视频行之前的视频行的被滤波时刻。
在本发明的实施例中，计算是针对当前所显示的视频行前后的视频行而确定的时刻的插值。具体地，在另一实施例中，所述插值是线性插值。
为了精确地限定同步脉冲的时刻，建议将视频行的全部或相关部分与模型函数进行卷积。可以将理想的同步脉冲用作所述模型函数。
按照本发明的第二方面，提出了一种从视频行信号中产生行同步脉冲的设备。本发明的设备包括用于分析视频行信号的相关部分以确定限定了行同步脉冲的时间位置的时刻的装置。所述设备还包括用于存储多个视频行的行延迟器。最后，提供用于计算以行延迟器中存储的视频行的行数领先于当前接收到的视频行之前的视频行的被滤波时刻的装置。
在另一实施例中，所述设备包括用于将视频行的全部或相关部分与模型函数进行卷积的装置。
在另一实施例中，所述设备设置有具有一组预定滤波常数的FIR滤波器。
在附图中示出了本发明的实施例，并在下面的描述中进行了更为详细的描述。在图中图1示出在已经从便携式摄像机拾取的视频信号中的行同步脉冲的当前水平频率的倒数的模拟结果；图2示出基带同步和视频处理的最高级方框图；图3示出两个方波脉冲的卷积运算的图示；图4示出用于执行卷积运算的MTA(运动时间平均)滤波器的结构；图5示出按照本发明计算卷积运算所得到的函数的一阶导数的零点的图示；图6示出视频信号、水平同步信号和系统时钟的定时的图示；图7示出水平同步脉冲的时间位置，FIR滤波器的示意性结构以及所用滤波系数的图示；图8示出执行同步信号处理的时间管理的电路部分；图9示出包括在时间管理的电路部分中的计数器的定时；图10示出所检测到的Hsync脉冲的时间位置，Hsync检测器的输出脉冲以及水平滤波器的输出脉冲；图11示出不同类型的Hsync处理装置的误差传递函数和传递函数的比较；图12示出不同类型滤波器的滤波系数；以及图13示出例证了本发明的改进的视频图像。
具体实施例方式
在图1中绘出了视频信号中行同步脉冲的位置的模拟值。沿图1中的横坐标方向，绘出了各个行的号码。沿图1中的纵坐标方向，绘出了行同步脉冲当前水平频率的倒数1/fH。字母“n”一般表示每个视频行的行号。当前水平频率的倒数的标绘意味着各个行同步脉冲的时域位置可以相互比较。由垂直虚线示出了各种情况下与行同步脉冲各个位置的实际测量值相对应的数值。于是，每条垂直虚线的端点确定了所建立的行同步脉冲位置。如果存在的视频信号是理想的，则所有虚线将具有相同的长度。该图示是针对便携式摄像机所产生的视频信号而做出的。在图1所示的第一区域中，可以看出对行同步脉冲位置在平均值周围的波动。在图1的第二部分中，可以看到行同步脉冲位置稳步增加。这种行为可以由磁鼓旋转速度的调整来解释，这种调整开始时较慢。部件公差和噪声可能是行同步脉冲关于平均值变化的原因。图1中的叉号确定了由通常用在电视接收机中的PLL电路校正后的行同步脉冲位置。但是，只要视频信号中的垂直频率稳定地改变，该PLL电路的调整行为就会导致相对于行同步脉冲位置的相位误差的输出。在图1的第二部分中，从叉号与虚线之间的区别可以清晰的看出这一点。由于这种相位误差的符号可能会随机分布在独立的子图像中，此外，相位误差值也不会总保持恒定，相位偏移D表现为所显示的视频图像中的可见干扰。这种干扰对应于大部分图像中的水平抖动效应。图像给出了某人沿水平方向抖动其的印象。为了利用视频信号中出现的频率变化消除相位误差，通常在模拟PLL控制环的情况下，增加PLL电路的带宽。如果采用了这种手段，则产生了图1中以圆圈表示的行同步脉冲位置。但是，这种解决方案的缺点在于，削弱了PLL电路的噪声抑制，结果，仍然可以看到抖动特性形式的瞬时图像干扰。垂直线不再表现为直线，而更加失真。
图2示出了包括本发明的电视的同步和视频处理的最高级示意图。
所提出的结构基于如晶体振荡器等自由运行的系统时钟。因此，系统时钟与视频同步或彩色子载波频率不具有相关性。自由运行系统时钟优点特别在于基于处理器的系统适于接收多种类型和特性的视频信号。但是，如果特定的实施例需要的话，也可以利用下述结构实现色同步定向信号锁定的时钟控制系统。
在图2的左侧，示出了模拟基带视频信号的输入。输入1a和1b用于具有分离的色度C和亮度Y输入的S视频信号。输入2用于接收合成视频信号。由A/D转换器3a和3b分别将模拟视频信号转换为相应的数字信号。然后，分别将数字输出信号存储在FIFO(先进先出)行延迟器4a和4b中，例如，FIFO行延迟器4a和4b具有8个视频行的大小。如下所述，对用在水平同步处理中的时间数据的滤波，FIFO行延迟器是必须的。
在处理合成视频信号的信号通路上，设置有梳状滤波器以分离亮度Y和色度C信号。然后，将信号输入色度解码器，以产生亮度信号Y和色度信号C。控制开关8来选择从行延迟器4a或从色度解码器7接收到的亮度和色度信号，以便在像素插值滤波器9中进一步处理的，将在下面进行更为详细的描述。
在行缓冲器11中对滤波器9的输出进行缓冲，并传递给彩色解矩阵电路12，以产生数字R、G、B信号。由模块13中的相关驱动器将数字R、G、B信号转换为模拟信号，进行放大，并提供给阴极射线管14进行显示。
在使用如LCD、TFT或等离子显示器等不同于CRT的显示设备的情况下，信号处理可能与本实施例所示的不同。但是，这些不同并未超出本发明的范围。
对于同步信号处理，有选择地使用数字亮度信号Y或数字合成视频信号，根据该信号，使模拟输入有效。由与开关8相同的控制信号进行控制的开关16来选择针对同步信号处理的信号。模块17中的垂直同步处理是符合常规的，因此不再进行详细的描述。此外，还在此单元中获得关于当前正在处理哪一个视频帧字段的信息。在行延迟器18中对垂直同步信号Vsync进行延迟，以分别重新建立对在行延迟器4a和4b中进行延迟的视频信号的定时。
将Vsync信号输入微处理器(μP)19，除了其他功能之外该微处理器尤其用于执行同步逻辑。
在Hsync处理单元21中，按照本发明的方法检测和处理Hsync信号，将在下面对其进行详细描述。向μP 19提供水平同步信息。μP 19利用水平和垂直同步信息以产生输出信号，该输出信号用于与图2并未示出的偏转设备相连的偏转驱动器22。
偏转设备与CRT 14相关联，并以传统的方式实现CRT内部电子束的扫描。
在显示设备不是CRT的情况下，以在各自显示设备屏幕上按照行来实现视频信号行的显示的适当设备代替偏转驱动器22。
Hsync处理单元21包括Hsync检测器23以确定包含在接收到的视频信号中的Hsync信号的定时。在H-滤波器24中，对Hsync信号进行滤波，并将得到的信号Ho和o提供给μP 19和像素插值滤波器9。Hsync检测器23、H-滤波器24以及Vsync处理器17的操作由事件控制器25进行控制，将参照图8对其进行更为详细的描述。
与CVBS信号中行同步脉冲下降沿的其他方式的普遍边缘检测不同，本发明的Hsync检测器23按照相关原理进行操作。在这种情况下，将CVBS信号与理想的行同步脉冲进行卷积，然后查找最小值。在图3中，对此原理进行了描述，其中，从理论上可以看出，两个方波脉冲的卷积运算产生了三角函数作为所得到的函数。于是，此函数具有最小值或最大值，其确定了行同步脉冲的位置。以参考符号fin(k)表示视频行的CVBS信号。以参考符号sideal(k)表示理想的行同步脉冲。以参考符号sv(k)表示卷积运算所得到的函数。参考符号ks确定了所得到的函数的最小值的位置。例如，以如下方式在Hsync检测器23中执行卷积运算将出现在视频行的行存储器4a、4b之一的CVBS信号与相应的理想行同步脉冲进行数字卷积。可选择的是，可以按照如下方式配置该执行作为将整个视频行的CVBS信号与理想行同步脉冲进行卷积的替代，只将行同步脉冲的相关部分与理想行同步脉冲进行卷积。
例如，即使在受到了大量干涉的、具有多径传播的陆地信号的情况下，这种检测方法仍然是极其鲁棒的。如果将恒定相关长度ls用于卷积运算，则现有技术已知的MTA(运动时间平均)滤波器适合于卷积运算的电路实现，在图4中示出了该滤波器的结构，其中，以方波脉冲响应的理想方式示出了行同步脉冲。
为了在卷积运算所得到的函数中确定最大值或最小值，计算所得到的函数的一阶导数的零点。在图5中详细地示出了此计算操作，其中，sv(k)表示所得到的函数的一阶导数，变量k表示导数函数的各个采样点，ks确定了导数的零点位置，而k0确定了在所得到的函数的一阶导数的过渡区域中、具有负号的最后一个采样点。为了精确地确定零点，在导数函数的过渡区域中执行线性回归。然后，利用所建立的回归线以简单的方式计算零点。在图5中，以参考符号Ns表示回归线与零轴的交点。在所示的示例中，回归长度lv为9个采样点。以这种方式，利用子像素分辨率计算一阶导数的最小值。由于随后的垂直滤波不能有效地消除像素量化，子像素分辨率是必需的。例如，因为假定A/D转换单元20中的A/D转化的采样率为18MHz而且显示器的宽度为56cm，图像细节的可见极限大约是0.17像素，所以子像素分辨率也是必需的。对多种输入信号的调查表明对于子像素分辨率的计算，线性回归产生了最优的结果。对于与卷积运算所得到的函数的最小值相对应的行同步脉冲的中心的计算，大约10个采样点对于导数函数零点附近的区域而言就足够了。大约10个采样点就足够了的计算规则是建立在陆地接收的情况下，使用具有对多种信噪比而言恒定的水平频率的视频信号的18MHz的采样率的基础上。在这种情况下，具有15dB信噪比的信号的标准偏差为0.93像素。在具有35dB信噪比的低噪声信号的情况下，标准偏差是0.07像素。
如果对来自录像机的视频信号进行处理，在录像机中的跟踪方式下，水平频率最多可以偏移4％，同样，成比例地影响了行同步脉冲的长度。于是，这表现为卷积运算所得到的函数的导数函数中边缘识别的恶化。但是，已经表明这种程度的偏差对零点确定的检测精度没有相应的影响。对于通过线性回归计算行同步脉冲的中心ks，可以使用运算单元来代替更为复杂的微处理器，因为为此计算留有大约32μs，对应于PAL系统中的一个视频行的一半。此外，等距离的采样能够极大地简化计算。于是，具有子像素精度的行同步脉冲的中心ks的计算公式如下 在这种情况下，kl是常数，可以作为回归长度l的函数进行计算。所有其他的符号从与图5和图3相关的描述中已知。
按照结合图6所示的时基，可以通过以下公式计算每个视频行持续时间THTH(n)＝ΔHI(n)+I(n)-I(n-1)对于无失真PAL标准输入信号，行持续时间为TH＝64μs。利用fclk＝18MHz的恒定系统时钟，两个Hsync脉冲之间的时钟周期的数目将恒定为ΔHI＝1152。对于所有的视频行，Hsync脉冲与时钟周期的开始之间的相位差也将是恒定的数值。
但是，实际上，视频行持续时间不是恒定的，而是可变的。噪声和低频失真对输入视频信号的影响非常大，引起了Hsync脉冲检测时间位置的时间偏移。
结果，所检测导的视频行持续时间TH逐行改变，而引起了水平抖动。为了避免这类抖动，需要对Hsync脉冲的检测到的时间位置进行滤波。
对于每个时刻tn，Hsync检测模块23输出两个数值HI和I。HI表示内部系统时钟的整数周期中所测量的两个Hsync脉冲之间的时间差。I表示能够以子像素分辨率确定特定Hsync脉冲的时间位置的一个周期的分数。
在图6中，示出了不同信号的定时的细节。图6a示出了具有并入其中的Hsync脉冲的模拟合成视频信号CVBS，其中Hsync脉冲以“H”表示。图6b以垂线25表示了Hsync脉冲的时间位置ti。将图6b中的横坐标分为视频行的额定持续时间TH的单元。时间位置ti落入系统时钟的特定周期中。相关周期限定了整数HI。图6b和6c之间的比较示出了图6b所示的视频行的额定开始与图6c所示的系统时钟的周期的开始相一致。但是，图6b还示出了所检测到的Hsync脉冲的时间位置ti与系统时钟周期不一致。在图6b中也可看出这种时间偏移，即离视频行的额定开始的偏差量化为I。I限定了系统时钟周期的分数，各个Hsync脉冲滞后于时钟周期。
参照图6c，在图6d中示出了时间偏移的几个示例。
随后，在水平滤波器24中，对按照上述方法确定的时刻ti进行顺序地滤波。水平滤波器24是具有对称滤波系数的FIR滤波器。
如图7a所示，在给定时间，FIR滤波器24考虑l行持续时间ΔTn，n＝0、…、1来计算滤波输出Tm。一行持续时间ΔTn是由时刻tn和tn+1限定的两个Hsync脉冲n和n+1之间的时间差。
然后，FIR滤波器按照以下公式计算滤波输出信号Tm=Σn=0-lCn,l·tn]]>其中Cn，l是滤波系数，(l+1)是滤波长度，而tn是Hsync脉冲的时刻。在图7b中，更详细地示出了FIR滤波器24。将时刻存储在延迟级26-l、…、26o中。在乘法器27-l、…、27o中，将延迟级的内容与相关滤波系数cn，m相乘。在加法器28中，将各个乘积相加以产生滤波输出Tm。计算出的滤波输出Tm的下标m与能够存储在行延迟器4a或4b中的视频行的数目有关。在本实施例中，行延迟器的大小为8个视频行，因此m＝7。在具有不同大小的行延迟器的其他实施例中，m可以取不同的数值。
注意到此滤波器设计不包含任何先前的结果向稍后的结果的反馈是非常重要的。水平滤波器的输出完全依赖于输入信号，即检测到的时刻ti。H-滤波器24是开环滤波器。
水平滤波器按照数值Ho和o输出Hsync脉冲的被滤波时间位置，Ho和o分别表示按照系统时钟周期数目的视频行长度、以及相对于系统时钟的相位偏移。由像素插值滤波模块9完成视频信号的时间校正，设置像素插值滤波模块9以与数值o相对应的子像素分辨率，在时间上对每个视频行进行偏移，其中0o1。H滤波器的输出信号Ho以一个系统时钟周期的精度限定了每个新视频行的开始。
在前面段落中，已经示出将与HI脉冲与另外的相位信息I一起用作H-滤波器24的输入。针对等于FIR滤波长度的限定行数，存储每个Hsync脉冲(ΔHI+I)的累计时间信息。
在本发明设备的本实施例中，通过只需要几个基本硬件的计数器来实现时间测量。在图8中示出了实际的实现。
图8更详细地示出了实现了时间管理的电路部分。以参考数字31整体表示的时间管理电路部分被构建为包括计数器模块32、比较器模块33、相位存储器34、FIR滤波器24和事件控制器25在内的几个模块。已经结合图7b，对FIR滤波器24的细节进行了描述。
计数器模块32包括两个计数器36a、36b，用于以时钟周期为单位，测量两个连续HI信号的出现之间的时间差。此外，还向输出计数器复位信号的事件控制器25提供HI信号。在正常操作期间，计数器复位信号对应于HI信号。
计数器控制单元37控制开关38，以便将μP 19发出的计数器复位信号或者与计数器36a相连或者与计数器36b相连，对其进行复位。与此同时，计数器控制单元37操作两个另外的开关39a和39b，以便将并未复位的相应计数器的输出与比较器41的一个输入相连。将H-滤波器24中所计算的预测值提供给比较器41的第二输入。基于过去和将来的HI数值进行计算。如果比较器41的两个输入数值相等，则输出HO脉冲。
图9示出了HI信号、HO脉冲的定时、以及计数器36a、36b的内容。一个计数器对每个HI脉冲进行计数，而另一个对计数器存储装置(圆圈)和输出的比较结果(叉号)的时钟周期数进行计数，反之亦然。或者换句话说针对输出比较结果而选择的计数器对从最后一个输入脉冲HI开始直到预测值产生输出脉冲为止的时钟周期数进行计数(图9中的叉号)。与此同时，复位选中的滤波器。对于计数器时间方案，时钟周期的分数并不重要。将时钟周期的分数部分存储在相位存储器34中。
根据插值原理，对于新的水平滤波技术，需要一些行延迟器/存储器。在此示例中，使用8行延迟器模块，以8个视频行对视频信号进行延迟。这是必需的，因为信号延迟允许H滤波器模块在将视频信号输出给像素插值滤波器之前，从过去的视频行(仍然存储在行存储器中)中获得定时信息。在传递给像素插值滤波器之后，视频行与H滤波器的已处理定时信息正交，而且进一步的时间相关是不可能的。如下一段所示，利用此行延迟器，可以改进滤波器特性。
在图10中，大体上示出了不同类型信号的定时。从上到下，以图10a中的检测Hsync信号开始，形象地示出了对水平同步信号的处理。在图10所有示意图的横坐标上，时间从左向右增加。图10a到图10c对应于描述了Hsync检测器23(图2)的输出的图6b到图6d中的示例。将输出信号HI和I提供给H-滤波器24，以产生分别提供给μP 19和像素插值滤波器9的过滤后的信号Ho和o(图10d、10e)。
最后，向偏转驱动器22(图2)提供滤波后的H脉冲(图10f)。除了定时之外，图10也示出了时间延迟的效果。使用行延迟器对应于图10b中的情况b)，其中以实际检测到的Hsync脉冲为参考，估计时间点大约为过去的七行。这种结构适合于具有8行视频存储器的本实施例。当然，在本发明的其他实施例中，存储器的大小以及行延迟器的参数都可以不同。需要跟随在垂直信号处理模块之后的行延迟器以补偿视频流(Y/C或合成视频)的行延迟器，并将相同的延迟时间用作视频流的行延迟器。垂直信号的行延迟器的实现需要更少的硬件；垂直信号是二进制信号(V-Imp，场)。
最后构建模块“双端口行存储器”和“同步逻辑”用于对不同显示技术的输出信号进行同步。
本发明的本实施例使用了自由运行的输出时钟频率，并且每行输出固定数量的像素。根据水平和垂直输入频率的变化，每个输出场的行数可能会发生变化。可以通过改变每个场的输出行数，进行场同步。因此，由于以下原因，这种方式最适合于驱动CRT。
i)当驱动器级的水平频率实质上恒定时(晶体锁定)，管显示器是水平稳定的。
ii)DC耦合垂直CRT驱动级能够适合于改变每个场的行数，而没有任何可见的退化。
iii)此方式还与未来的多媒体系统相兼容，其中，可能不能接受行锁定时钟系统的使用。
当缓冲存储器的一些行用于补偿一个场期间(TH≠常数，TH，out＝常数)缓冲器输入端和输出端之间不同的行持续时间TH时，通过所提出的同步算法，能够获得恒定的水平(Hsync)频率。这对应于缓冲器输入端每行像素数的变化和缓冲器输出端每行恒定数目的像素。
垂直耦合是场同步。这意味着，使输出端的垂直频率在每个场的结束适合于输入端的垂直定时，以获得正确的场同步(TV＝TV，out≠常数)。最大所需行缓冲器尺寸由一个场期间输入和输出存储器地址的最大差来确定。因此，对于在写入时包括相位跳跃在内的±0.5％的最大平均H频率变化而在读取时的恒定输出H频率，行缓冲存储器大小至少必须能够存储三个视频行。通过改变CRT电视中的垂直频率来实现垂直同步对本领域的技术人员来说并不困难。这类同步也可以用于如LCD或等离子体显示器等其他显示技术。
应当注意的是，为了考虑随后的水平同步脉冲而使用按照本发明的视频行存储器并不局限于使用FIR滤波器。相同的概念也可以将线性回归用作滤波函数。在EP-A 0 899 945中公开了通过具有不同回归长度的线性回归进行滤波。与视频行存储器相结合，已知的滤波器概念允许“观察未来”以产生改进的水平滤波。在下面将进一步讨论通过不同的技术所获得的结果。
在“频域”上可以更好地看出新解决方案的优势。图11示出了传统PLL、基于线性回归滤波技术而没有视频行存储器的系统、以及具有四行视频存储器的系统、以及最后基于FIR滤波器技术的实际上的新解决方案之间的比较。
图11a示出了时基变化跟踪，而图11b示出了噪声抑制。为了得到同步分离的跟踪质量的相关测量，图11a示出了误差传递函数|l-He(f)|，其中He(f)是FIR滤波器的传递函数。在大约30Hz的典型失真频率的误差必须为-60dB的量级，以避免可见的抖动。图11b详细地示出了与PLL相比、以及与先前的专利申请相比对同步噪声抑制的改进。作为选择地，当以FIR滤波器近似线性回归时，滤波质量处于对称FIR滤波器和不具有存储器的线性回归之间。这对于由于不对称的FIR系数而导致的近似5个行延迟器或行存储器是适当的解决方案。
在图12中，示出了与上述多个滤波器类型的滤波系数相对应的不对称和对称的冲击响应。+符号表示不具有存储器的线性回归的系数；x符号表示具有4行大小的存储器的线性回归的系数；星号 表示对称FIR滤波器的系数，最后，圆点表示具有较快的时间常数和无限冲击响应的传统PLL设计的系数。在图12所示示意图的横坐标上，绘出了滤波系数的指数(index)。应当注意的是，具有和不具有存储器的线性回归以及PLL滤波器代表与对称FIR滤波器不同的不对称滤波器。
视频的不稳定不能打印在纸张上，但是，图13给出了关于所获得的改进的粗略印象。利用安装在原始Philips评估板上的PhilipsSAA7113H进行了参考测量。图13a示出了综合产生的VCR搜索模式的相位跳变响应和噪声响应(SNR＝12dB)。这里所看到的成为两个场之间的偏移的两个相位跳变之间的典型不稳定性，作为梳子状结构清晰可见。在图13a中，以椭圆标记了所述梳子状结构。
图13b示出了利用对称FIR滤波器的所提出的算法的响应。相位跳变响应降低到50％。在相位跳变之后，获得了非常好的稳定性，而且未看到由于不同图像间的相位差而引起的梳子状结构。此外，噪声抑制也更好。
权利要求
1.一种从模拟视频行信号中获得行同步信息的方法，包括以下步骤a)分析模拟视频行信号的全部或相关部分，以确定限定了包含在模拟视频行信号中的行同步脉冲的时间位置的时刻(ti)，b)将预定数量的视频行存储在行延迟器中，以及c)计算以行延迟器中存储的视频行的行数(m)领先于当前接收到的视频行之前的视频行的被滤波时刻(Tm)。
2.按照权利要求1所述的方法，其特征在于a)将模拟视频行信号的全部或相关部分与模型函数(patternfunction)进行卷积，以产生卷积运算所得到的函数，以及b)分析步骤a)的卷积运算所得到的函数(sv(k))，以确定限定了行同步脉冲的时间位置的时刻(ti)。
3.按照权利要求2所述的方法，其特征在于将理想的行同步脉冲用作所述模型函数。
4.按照权利要求1所述的方法，其特征在于通过针对当前所显示的视频行前后的视频行而确定的时刻的插值来计算当前所显示的视频行的被滤波时刻(Tm)。
5.按照权利要求4所述的方法，其特征在于通过针对当前所显示的视频行前后的视频行而确定的时刻的线性插值来计算当前所显示的视频行的被滤波时刻(Tm)。
6.按照权利要求1所述的方法，其特征在于由具有一组预定滤波常数(cn，l)的FIR滤波器对时刻(ti)进行滤波。
7.按照权利要求6所述的方法，其特征在于将已限定的时刻(ti)存储在相关的延迟元件中，其中所述时刻表示所述延迟元件的时间常数，以及将所述延迟元件并入到所述FIR滤波器(24)中。
8.一种从模拟视频行信号中产生行同步脉冲的设备，包括a)用于分析模拟视频行信号的全部或相关部分以确定限定了包含在视频行信号中的行同步脉冲的时间位置的时刻(ti)的装置，b)行延迟器，用于存储预定数量(m)的视频行，以及c)用于计算以行延迟器中存储的视频行的行数(m)领先于当前接收到的视频行之前的视频行的被滤波时刻(Tm)的装置。
9.按照权利要求8所述的设备，其特征在于用于将模拟视频行的全部或相关部分与模型函数进行卷积的装置。
10.按照权利要求8所述的设备，其特征在于FIR滤波器具有一组预定滤波常数(cn，l)。
全文摘要
提出了一种从视频行信号中获得行同步信息的方法。按照本发明的方法基于将模拟视频行信号的相关部分与模型函数进行卷积。进一步处理卷积运算的结果，以确定水平同步信号出现的时刻。随后，对所述时刻进行滤波以产生水平脉冲。视频行存储器允许利用随后的水平同步信号来计算当前视频行的水平同步脉冲。本发明还涉及一种用于执行所述方法的设备。
文档编号H04N5/06GK1524375SQ02813584
公开日2004年8月25日 申请日期2002年6月24日 优先权日2001年7月6日
发明者阿尔布雷克特·罗瑟梅尔, 罗兰·拉雷斯, 拉雷斯, 阿尔布雷克特 罗瑟梅尔 申请人:汤姆森许可贸易公司