专利名称：一种实现以太网管理接口的装置的制作方法
技术领域：
本发明涉及一种实现以太网管理接口的装置，特别是一种实现IEEE802.3标准Clause45中所规定管理接口的装置。
背景技术：
在以太网交换设备中，一般的以太网线卡都会提供多个以太网端口，这样在线卡中一般会用到多个PHY(物理层接口芯片)芯片，为了实现对多个PHY芯片的管理和控制，就要用到以太网管理接口。其拓扑如图1所示。
在图1中，STA指的是管理接口中的管理站，一般内嵌在MAC层芯片中，MMD指的是管理接口可管理的PHY器件。图2为实现管理接口用的系统结构。
在IEEE802.3以太网标准中，Clause22和Clause45对以太网管理接口进行了描述，其中Clause22对10M、100M、1000M以太网管理接口功能做了规定。Clause45对Clause22中管理接口功能进行了扩展，主要针对10G以太网PHY芯片，扩展了寄存器地址空间，可以访问更多的寄存器。管理接口采用一种双线串口协议标准，一根为时钟线MDC，一根为双向的数据线MDIO，采用间接寻址的方式来实现对PHY寄存器的寻址。
发明内容
根据IEEE802.3标准.Clause45中的规定，本发明要解决的技术问题是提供一种以太网管理接口的装置，以实现对PHY芯片的管理和控制。
本发明是这样实现的一种实现以太网管理接口的装置，其特征在于所述装置包括异步数据读写模块，用于完成所定义进行异步逻辑操作寄存器的片选和数据读写；移位使能模块，用于完成触发移位输出、禁止移位输出和数据格式的成帧；移位输入模块，用于完成对是否有输入数据的判断，实现数据移位输入，并把所读到的数据写到读数据寄存器，并置位数据准备好寄存器；移位输出模块，用于完成数据移位输出和触发读操作时的输入移位检测；所述异步数据读写模块采用异步逻辑，所述移位使能模块、移位输入及输出模块采用同步逻辑，并采用同一个时钟；所述每个模块的敏感变量还包含复位信号，当复位信号有效时完成相应模块中寄存器的初始化配置。
所述异步数据读写模块定义进行异步逻辑操作需要的寄存器包括写数据寄存器，读数据寄存器、器件类型寄存器、器件ID号寄存器、数据准备好寄存器、移位使能寄存器、操作码寄存器；利用微处理器的读写操作信号、地址和数据线来完成对这些数据寄存器的读写。
所述移位使能模块包括初始化状态和移位状态，所述初始化状态禁止输出移位所需要的时钟，从而禁止移位模块工作；检测移位使能寄存器状态，判断是否使能移位，是则转至移位状态工作，否则保持初始化状态，所述移位状态提供移位计数器对移位的位数进行计数，达到所要求的计数值时则禁止移位时钟，同时转到初始化状态，等待下一次移位；否则一直开放移位时钟进行数据移位，所述移位使能模块完成IEEE802.3规定MDIO接口数据格式的成帧，一共64位，32位前导符，两位操作码，五位ID号，五位设备类型位，两位TA位，16位数据位或地址位。
所述移位输入模块检测输入移位采样触发器，检测到触发信号则开始对MDIO数据线上的数据进行采样，对采样到的36位数据和读数据操作帧中的前36位比较，判断是否有数据到来，有数据则开始输入数据移位，同时对移入的数据位计数，达到要求的计数值时，停止移位输入，把所读到的数据写到读数据寄存器，并置位数据准备好寄存器。
所述移位输出模块对要移位输出的地址操作数据或读写操作数据进行移位，采用通过移位时钟的下降沿移出数据，物理层接口芯片在时钟上升沿采样输入，移位时钟和输出的MDC时钟采用同一个时钟。
所述异步数据读写模块各寄存器的读数据采用读信号的下降沿触发锁存数据，写数据采用写信号的上升沿触发锁存数据，数据总线的宽度为8位，利用微处理器的读写操作信号、地址和数据线完成对MMD芯片的读写操作。
所述移位使能模块该模块中定义成帧所需的64位寄存器SHFTOUT、9位移位计数器OUTCOUNT、状态变量MY_STATE、移位时钟使能信号，所述移位使能模块采用移位时钟的上升沿作为敏感变量，初始化状态中首先禁止输出移位所需要的时钟，从而禁止移位模块工作；检测移位使能寄存器状态，判断是否使能移位，是则在下一个周期转到移位状态工作，同时在该周期根据具体的操作码值完成移位输出数据格式的成帧，最后开放移位输出的时钟；否则仍保持初始化状态，移位状态中提供移位计数器来对移位的位数进行计数，达到所要求的计数值时则禁止移位时钟，同时在下一个周期转到初始化状态，等待下一次移位，否则一直开放移位时钟进行数据移位。
所述移位输入模块定义移位输入64位数据寄存器SHIFIN、输入信号检测信号RDIN、输入移位计数器INCOUNT、输入数据检测寄存器DETECTPRE、MDIO串行数据输入缓冲寄存器MDIOBUF。
所述移位输出模块，该模块中定义移位输出计数器COUNT，输出使能信号OUTEN，MDIO串行输出信号MDIOOUT，所述移位输出模块中首先开放输出使能；然后对要移位输出的地址操作数据或读写操作数据进行移位，所述移位模块对输出移位的位数进行计数，对于写数据操作和地址操作，达到一定的计数值时，禁止输出使能信号；对读数据操作，由于TA码由一个高阻状态和一位逻辑0组成，所以在计数器的计数值为特定的值时要实现禁止或使能输出使能信号；对于写操作完成移位输出；对于读操作则还要完成读触发输入移位采样的操作。
采用本发明所述方法可以很方便的实现对PHY芯片的管理，尤其是在线卡上没有MAC芯片或MAC芯片不支持外部管理接口时，可以在占用CPU(微处理器)资源很少的情况下实现对PHY芯片的控制和管理。
图1是管理站和PHY芯片连接拓扑图；图2是用可编程器件实现MDIO逻辑的功能框图；图3是读操作流程图；图4是写操作流程图；图5是本发明模块组成框图；图6是异步读写模块框图；图7是移位使能模块流程图；图8是移位输入模块流程图；图9是移位输出模块流程图。
具体实施例方式
下面结合附图，对技术方案的实施做进一步的详细描述。
本发明所述的实现管理接口逻辑分为四个模块，分别是异步数据读写模块、移位使能模块、移位输入模块、移位输出模块，如图5所示。其中异步数据读写模块采用异步逻辑，其他三个模块采用同步逻辑，并采用同一个时钟，每个模块的敏感变量还包含复位信号，当复位信号有效时完成本模块中一些寄存器的初始化配置。
读写操作的流程见图3和图4，其中WRRDY为写操作准备好寄存器，DEVID为器件ID号寄存器，DEVTYPE为器件类型寄存器，ADDRL为低八位地址寄存器，ADDRH为高八位地址寄存器，SHIFTEN为移位使能寄存器，RDRDY为读数据准备好寄存器，WRDATAL为低八位写数据寄存器，WRDATAH为高八位写数据寄存器。
如图5中模块1为异步数据读写模块，在该模块中定义进行异步逻辑操作需要的寄存器包括写数据寄存器，读数据寄存器、器件类型寄存器、器件ID号寄存器、数据准备好寄存器、移位使能寄存器、操作码寄存器；利用CPU的读写操作信号、地址和数据线来完成对这些数据寄存器的读写。
如图5中模块2为移位使能模块，该模块定义两个状态初始化状态和移位状态，其中初始化状态中禁止输出移位所需要的时钟，从而禁止移位模块工作，同时还检测移位使能寄存器状态，判断是否使能移位，使能移位则转到移位状态工作，否则仍保持初始化状态；移位状态提供移位计数器来对移位的位数进行计数，达到所要求的计数值时则禁止移位时钟，同时转到初始化状态，等待下一次移位，否则一直开放移位时钟进行数据移位。移位使能模块还完成IEEE802.3规定的MDIO接口数据格式的成帧，一共64位，32位前导符，两位操作码，五位ID号，五位设备类型位，两位TA位，16位数据位或地址位。
如图5中模块3为移位输入模块，该模块中检测输入移位采样触发器，检测到触发信号则开始对MDIO数据线上的数据进行采样，判断是否有数据到来，如果有数据到来则开始输入数据移位，同时对移入的数据位计数，达到要求的计数值时，停止移位输入，把所读到的数据写到读数据寄存器，并置位数据准备好寄存器。
如图5中模块4为移位输出模块，该模块对要移位输出的地址操作数据或读写操作数据进行移位，IEEE802.3中规定了PHY芯片输入数据的建立和保持时间的约束，为了要满足该约束，本发明中采用通过移位时钟的下降沿移出数据，PHY芯片在时钟上升沿采样输入，移位时钟和输出的MDC时钟采用同一个时钟的方法，而不是采用延迟输出的方法，延迟输出的方法用可编程逻辑器件实现比较麻烦，而且一般还会受限于器件的工艺水平，而采用下降沿移位输出则很方便，不会受限于器件的工艺水平，还可以很好的满足IEEE802.3中规定的建立和保持时间的约束。
所述各个模块进一步描述如下如图6为异步数据读写模块，在该模块中定义进行异步逻辑操作需要的寄存器包括低八位写数据寄存器WRDATAL，高八位写数据寄存器WRDATAH，低八位读数据寄存器RDDATAL、高八位读数据寄存器RDDATAH，器件类型寄存器DEVTYPE、器件ID号寄存器DEVID、写操作准备好寄存器WRRDY、移位使能寄存器SHIFTEN、读数据准备好寄存器RDRDY；该模块主要是完成所定义的各个寄存器的片选和数据的读写，各寄存器的片选利用CPU输出的片选和地址线逻辑运算来实现，数据总线的宽度可以为8位。读数据采用读信号的下降沿触发锁存数据，写数据采用写信号的上升沿触发锁存数据。利用CPU的读写操作信号、地址和数据线和读写操作流程完成对MMD芯片的读写操作。
如图7为移位使能模块流程图，该模块中定义成帧所需的64位寄存器SHFTOUT、9位移位计数器OUTCOUNT、状态变量MY_STATE、移位时钟使能信号。该模块中采用移位时钟的上升沿作为敏感变量，该模块定义两个状态初始化状态和移位状态。初始化状态中首先禁止输出移位所需要的时钟，从而禁止移位模块工作；同时检测移位使能寄存器状态，判断是否使能移位。如果移位使能则在下一个周期转到移位状态工作；同时在该周期根据具体的操作码值完成移位输出数据格式的成帧，IEEE802.3规定的MDIO接口数据格式，一共64位，32位前导符，两位操作码，五位ID号，五位设备类型位，两位TA位，16位数据位或地址位；最后开放移位输出的时钟。否则仍保持初始化状态。移位状态中提供移位计数器来对移位的位数进行计数，达到所要求的计数值时则禁止移位时钟，同时在下一个周期转到初始化状态，等待下一次移位，否则一直开放移位时钟进行数据移位。
如图8是移位输入模块流程图，该模块中定义移位输入64位数据寄存器SHIFIN、输入信号检测信号RDIN、输入移位计数器INCOUNT、输入数据检测寄存器DETECTPRE、MDIO串行数据输入缓冲寄存器MDIOBUF。该模块检测输入移位采样触发器，检测到触发信号则开始对MDIO数据线上的数据进行采样，对采样到的36位数据和读数据操作帧中的前36位比较，判断是否有数据到来，如果有数据到来则开始输入数据移位，同时对移入的数据位计数，达到要求的计数值时，停止移位输入；把所读到的数据写到读数据寄存器，并置位数据准备好寄存器，表示数据准备好，可以读取。
如图9为移位输出模块流程图，该模块中定义移位输出计数器COUNT，输出使能信号OUTEN，MDIO串行输出信号MDIOOUT。由于IEEE802.3标准规定，在空闲时管理接口数据线输出应该为高阻，所以在该模块中要有控制输出三态寄存器使能的输出使能信号。在该模块中首先开放输出使能；然后对要移位输出的地址操作数据或读写操作数据进行移位。IEEE802.3中规定了PHY芯片输入数据的建立和保持时间的约束，为了要满足该约束，本发明中采用通过移位时钟的下降沿移出数据，PHY芯片在时钟上升沿采样输入，移位时钟和输出的MDC时钟采用同一个时钟的方法，而不是采用延迟输出的方法，延迟输出的方法用可编程逻辑器件实现比较麻烦，而且一般还会受限于器件的工艺水平，而采用下降沿移位输出则很方便，不会受限于器件的工艺水平，还可以很好的满足IEEE802.3中规定的建立和保持时间的约束。该模块中也对输出移位的位数进行计数，对于写数据操作和地址操作，达到一定的计数值时，禁止输出使能信号，对读数据操作，由于TA码由一个高阻状态和一位逻辑0组成，所以在计数器的计数值为特定的值时要实现禁止或使能输出使能信号的功能。对于写操作在该模块中只要完成移位输出功能就可以了，而对于读操作还要完成读触发输入移位采样的操作。
权利要求
1.一种实现以太网管理接口的装置，其特征在于所述装置包括异步数据读写模块，用于完成所定义进行异步逻辑操作寄存器的片选和数据读写；移位使能模块，用于完成触发移位输出、禁止移位输出和数据格式的成帧；移位输入模块，用于完成对是否有输入数据的判断，实现数据移位输入，并把所读到的数据写到读数据寄存器，并置位数据准备好寄存器；移位输出模块，用于完成数据移位输出和触发读操作时的输入移位检测；所述异步数据读写模块采用异步逻辑，所述移位使能模块、移位输入及输出模块采用同步逻辑，并采用同一个时钟；所述每个模块的敏感变量还包含复位信号，当复位信号有效时完成相应模块中寄存器的初始化配置。
2.如权利要求1所述实现以太网管理接口的装置，其特征在于所述异步数据读写模块定义进行异步逻辑操作需要的寄存器包括写数据寄存器，读数据寄存器、器件类型寄存器、器件ID号寄存器、数据准备好寄存器、移位使能寄存器、操作码寄存器；利用微处理器的读写操作信号、地址和数据线来完成对这些数据寄存器的读写。
3.如权利要求1所述实现以太网管理接口的装置，其特征在于所述移位使能模块包括初始化状态和移位状态，所述初始化状态禁止输出移位所需要的时钟，从而禁止移位模块工作；检测移位使能寄存器状态，判断是否使能移位，是则转至移位状态工作，否则保持初始化状态，所述移位状态提供移位计数器对移位的位数进行计数，达到所要求的计数值时则禁止移位时钟，同时转到初始化状态，等待下一次移位；否则一直开放移位时钟进行数据移位，所述移位使能模块完成IEEE802.3规定MDIO接口数据格式的成帧，一共64位，32位前导符，两位操作码，五位ID号，五位设备类型位，两位TA位，16位数据位或地址位。
4.如权利要求1所述实现以太网管理接口的装置，其特征在于所述移位输入模决检测输入移位采样触发器，检测到触发信号则开始对MDIO数据线上的数据进行采样，对采样到的36位数据和读数据操作帧中的前36位比较，判断是否有数据到来，有数据则开始输入数据移位，同时对移入的数据位计数，达到要求的计数值时，停止移位输入，把所读到的数据写到读数据寄存器，并置位数据准备好寄存器。
5.如权利要求1所述实现以太网管理接口的装置，其特征在于所述移位输出模块对要移位输出的地址操作数据或读写操作数据进行移位，采用通过移位时钟的下降沿移出数据，物理层接口芯片在时钟上升沿采样输入，移位时钟和输出的MDC时钟采用同一个时钟。
6.如权利要求1或2所述实现以太网管理接口的装置，其特征在于所述异步数据读写模块各寄存器的读数据采用读信号的下降沿触发锁存数据，写数据采用写信号的上升沿触发锁存数据，数据总线的宽度为8位，利用微处理器的读写操作信号、地址和数据线完成对MMD芯片的读写操作。
7.如权利要求1或3所述实现以太网管理接口的装置，其特征在于所述移位使能模块该模块中定义成帧所需的64位寄存器SHFTOUT、9位移位计数器OUTCOUNT、状态变量MY_STATE、移位时钟使能信号，所述移位使能模块采用移位时钟的上升沿作为敏感变量，初始化状态中首先禁止输出移位所需要的时钟，从而禁止移位模块工作；检测移位使能寄存器状态，判断是否使能移位，是则在下一个周期转到移位状态工作，同时在该周期根据具体的操作码值完成移位输出数据格式的成帧，最后开放移位输出的时钟；否则仍保持初始化状态，移位状态中提供移位计数器来对移位的位数进行计数，达到所要求的计数值时则禁止移位时钟，同时在下一个周期转到初始化状态，等待下一次移位，否则一直开放移位时钟进行数据移位。
8.如权利要求1或4所述实现以太网管理接口的装置，其特征在于所述移位输入模块定义移位输入64位数据寄存器SHIFIN、输入信号检测信号RDIN、输入移位计数器INCOUNT、输入数据检测寄存器DETECTPRE、MDIO串行数据输入缓冲寄存器MDIOBUF。
9.如权利要求1或5实现以太网管理接口的装置，其特征在于所述移位输出模块，该模块中定义移位输出计数器COUNT，输出使能信号OUTEN，MDIO串行输出信号MDIOOUT，所述移位输出模块中首先开放输出使能；然后对要移位输出的地址操作数据或读写操作数据进行移位，所述移位模块对输出移位的位数进行计数，对于写数据操作和地址操作，达到一定的计数值时，禁止输出使能信号；对读数据操作，由于TA码由一个高阻状态和一位逻辑0组成，所以在计数器的计数值为特定的值时要实现禁止或使能输出使能信号；对于写操作完成移位输出；对于读操作则还要完成读触发输入移位采样的操作。
全文摘要
本发明涉及一种实现以太网管理接口的装置，特别是一种实现IEEE802.3标准Clause45中所规定的管理接口的装置。本发明所述的实现管理接口逻辑分为四个模块，分别是异步数据读写模块、移位使能模块、移位输入模块、移位输出模块。其中异步数据读写模块采用异步逻辑，其他三个模块采用同步逻辑，并采用同一个时钟，每个模块的敏感变量还包含复位信号，当复位信号有效时完成相应模块中一些寄存器的初始化配置。采用本发明可以很方便的实现对PHY芯片的管理，尤其是在线卡上没有MAC芯片或MAC芯片不支持外部管理接口时，可以在占用CPU(微处理器)资源很少的情况下实现对PHY芯片的控制和管理。
文档编号H04L12/28GK1553640SQ03131819
公开日2004年12月8日 申请日期2003年6月5日 优先权日2003年6月5日
发明者程伟森, 李宏程 申请人:中兴通讯股份有限公司