专利名称：对信号线上的通信进行控制的系统和方法
技术领域：
本发明涉及一种对信号线上的通信进行控制的方法和系统。更具体的说，本发明涉及一种用于控制处理器的方法和系统，该处理器通过一信号线与一存储器进行通信。
背景技术：
新型的电子器件通常包括两个或多个均具有诸如软件代码这样的半永久数据的处理器，一旦系统开始启动则要访问这些数据，因此上述半永久数据必须存储在非易失性存储器中。根据它们的功能及配置，处理器需要不同容量的用于存储数据的非易失性存储器。例如，通用处理器需要在非易失性存储器中存储大量数据，而诸如某些专用处理器这样的其他处理器需要较小容量的非易失性存储器。为了减小成本和部件，用于存储数据的单个较大的非易失性存储器为每个处理器所共用。
系统中的一些处理器无需持续的访问数据。例如，一些处理器在初始化时或在操作过程中的间隔时访问数据。可执行来自随机访问存储器(RAM)的指令的处理器从诸如只读存储器(ROM)这样的非易失性存储器中检索数据并将该数据存储在RAM中，由此减少或消除要在操作过程中访问ROM的需要。
处理器通过一个或多个被称为“总线”的信号线而与非易失性存储器相连，该信号线包括用于传送处理器与存储器之间的地址、数据及控制信息的信号线。由于物理约束，因此只有诸如处理器或存储器这样的一个部件可同时在信号线上传送数据。因为为系统中的每个处理器提供独立的存储器和总线是低效且昂贵的，因此很希望提供这样一种系统，即该系统中的处理器共用一总线。总线共用是通过采用任意一个复杂定时及中断方案而实现的，其每一个方案均具有自己的困难和不足。
通过使用三态技术而容易做到总线共用。三态是诸如处理器这样的数字电子元件的特征，这使得连接器引线具有下述三种配置中的一个逻辑低电平(0V)、逻辑高电平(通常为+5V)、或者高阻抗(开路)。
三态使得一个或多个处于高阻抗状态的部件与信号线相连，同时处于工作状态的其他部件将诸如相应的逻辑“1”或“0”这样的电压驱动到信号线上。当处于高阻抗状态时，连接器引线呈现出开路，且不能被可将信号驱动到信号线上的其他部件的输出损坏。当连接器引线不处于高阻抗状态时，也就是所谓的“工作”状态时，连接器引线不再呈现出开路，并将诸如0V或+5V这样的信号驱动到信号线上。
当三态使得多个部件与一总线相连时，需要一个解决方案以解决控制这些部件在总线上进行通信的序列和方式这样的较难问题。因此，需要一个耐用的低成本系统以控制多个部件通过总线进行通信。
发明内容
本发明涉及一种对总线上的通信进行控制的方法，该总线与第一处理器、第二处理器以及一设备相连。该方法包括通过控制信号线将来自第一处理器的第一控制信号传送到第二处理器、使得第二处理器的总线连接处于高阻抗状态、通过总线而在设备和第一处理器之间传送数据、此后将第一处理器的总线连接设置为高阻抗状态、并且通过控制信号线将来自第一处理器的第二控制信号传送到第二处理器、使得第二处理器的总线连接退出高阻抗状态。
参考随后的详细说明以及与之有关的附图可限容易获得对本发明更完整的认识及所伴随的多个优点并对其进行更好的理解，其中图1给出了根据本发明一实施例的可实现对通信进行控制的处理的系统；图2给出了根据本发明一实施例的对通信进行控制的处理的流程图。
具体实施例方式
在对附图所示的本发明的优选实施例进行描述的过程中，为了明确起见而采用了特定的技术。本发明并不局限于所选择的特定技术，应该明白的是每个特定部分均包括可按类似方式进行操作的所有技术等同。
图1给出了可实现本发明的系统和方法的一系统。如图1所示，主处理器10包括一中央处理单元(CPU)12以及诸如SRAM或SDRAM这样的片内RAM14。在本发明的系统和方法的另一方面中，RAM14可位于主处理器10的外部并且可通过诸如另外的连接器引线20来访问。
主处理器10进一步包括与总线60相连的连接器引线16，以及与电源和其他总线及设备相连的附加连接器引线20。主处理器10的辅助引线18通过信号线30与伺服控制处理器(SCP)40的复位引线48相连。在本发明的系统和方法的一方面中，主处理器10进一步包括一个用于存储数据的引导ROM。
主处理器10可以是一个通用处理器，且具有附加的诸如处理用户输入、控制显示、或者对数据进行编码/解码这样的能力。SCP40可以是一个通用处理器，或者是一个与伺服设备相接口且对其进行控制的处理器，上述伺服设备例如是诸如CD或DVD设备这样的媒介播放器中的下载设备。在本发明的系统和方法的一方面中，主处理器10和SCP40可以是单一集成电路片上的模件。对于本领域普通技术人员来说应该明白的是，本发明的系统和方法不必局限于特定功能和配置的处理器。
SCP40包括CPU42、与总线60相连的连接器引线46、以及与电源和其他总线及设备相连的附加连接器引线50。SCP40可进一步包括用于存储数据的片内RAM44。在本发明的系统和方法的一方面中，RAM44可以位于SCP40之外并且可通过诸如附加连接器引线50而被访问。
主处理器10和SCP40均可进行三态连接器引线操作。例如，主处理器10控制连接器引线16的高阻抗状态，并且当SCP40处于复位状态时，SCP40可使连接器引线46处于高阻抗状态。
ROM70包括与总线60相连的连接器引线72，并且可以是任意一种类型的ROM，例如可以是EEPROM或是闪速只读存储器(FLashROM)。在本发明的系统和方法的另一方面中，也可使用诸如硬盘设备或随机访问存储器(RAM)这样的其他类型的存储器以代替ROM70。
图2给出了根据本发明的系统和方法的流程图。如图2所示的步骤例如是在初始化或系统启动时进行。在步骤S100，主处理器10通过信号线30将来自辅助连接器引线18的复位信号传送到SCP40的复位引线48。从主处理器10传送来的复位信号是当向主处理器10供电时而自动产生的，或是当执行预定指令时而出现的，例如是当如下所述的对ROM进行重新编程时出现的。
复位信号例如可以是逻辑高电平信号。一旦接收到复位信号，SCP40则进入复位状态、使得与总线60相连的连接器引线46进入高阻抗状态。SCP40保持复位状态，直到在步骤S112中传送一释放信号。
在步骤S104，主处理器10访问ROM70。在该步骤的过程中，主处理器可接收到诸如指令代码这样的数据，该数据存储在RAM14中或与其他连接器引线20相连的外部RAM中。
在步骤S108，主处理器10完成了对ROM70的访问并使与总线60相连的连接器引线16处于高阻抗状态。主处理器可与其他部件及总线进行通信，同时连接器引线16处于高阻抗状态。与SCP40相反，主处理器10未处于复位状态，而是连续的操作或执行指令，同时连接器引线16处于高阻抗状态。
就此，SCP连接器引线46和主处理器连接器引线16均处于高阻抗状态，SCP40处于复位状态，而主处理器10不处于复位状态。
在步骤S112，主处理器10将来自辅助连接器引线18的释放信号传送到SCP40的复位引线48。例如，如果复位信号由逻辑“高”或“1”信号表示，释放信号则是逻辑“低”或“0”信号。SCP40不再处于复位状态，SCP40可对总线60进行访问。
在步骤S116，SCP40访问ROM70并检索诸如指令代码这样的数据，该数据可被直接执行或被存储在RAM44中。
对ROM进行重新编程在本发明的系统的另一方面中，当ROM70是诸如闪速只读存储器这样的可擦写ROM时，将存储在媒介中的数据写入到ROM70中，该媒介例如可以是被插入到媒介播放器中的高密度磁盘。从插入到组件中的CD中读出数据并将其下载到主处理器10的RAM14中。就此，处理器按照与如图2所示的方式相类似的方式进行。在步骤S100，主处理器10通过信号线30将来自辅助引线18的复位信号传送到SCP40的复位引线48。就此，如果主处理器连接器引线16处于高阻抗状态，那么主处理器将它们返回至工作状态。
在步骤S104，主处理器10通过总线60将来自RAM14的更新数据传送到ROM70，并将这些数据存储在ROM70中。在步骤S108，当传送结束时，主处理器10使与总线60相连的连接器引线16处于高阻抗状态。在步骤S112，主处理器将释放信号传送到SCP40的复位引线46，并且在步骤S116，SCP40可访问ROM70。
根据上述教导可对本发明做出多种其他修改及变化。因此应该明白的是其均在随后权利要求的范围内，本发明是可实施的而不是这里所示的特定描述。
权利要求
1.一种对总线上的通信进行控制的方法，该总线与第一处理器、第二处理器以及一设备相连，该方法包括通过控制信号线将来自第一处理器的第一控制信号传送到第二处理器，使得第二处理器的总线连接进入高阻抗状态；通过总线而在所述设备和第一处理器之间传送数据，此后将第一处理器的总线连接设置为高阻抗状态；以及通过控制信号线将来自第一处理器的第二控制信号传送到第二处理器、使得第二处理器的总线连接退出高阻抗状态。
2.根据权利要求1的方法，其中，该设备是一存储器。
3.根据权利要求1的方法，其中，第一处理器具有一存储器，用于存储从该设备传送而来的数据。
4.根据权利要求1的方法，其中，当将电源提供给第一处理器时，发生传送第一控制信号的步骤。
5.根据权利要求1的方法，其中，当第一处理器执行指令时，发生传送第一控制信号的步骤。
6.根据权利要求1的方法，其中，第一处理器具有一个与附加总线相连的附加总线连接，该附加总线具有不受所述总线连接控制的阻抗。
7.根据权利要求1的方法，其中，第二处理器具有一个用于接收第一控制信号和第二控制信号的复位引线，并且高阻抗状态是复位状态。
8.根据权利要求1的方法，进一步包括在传送第二控制信号的步骤之后，通过总线在所述设备与第二处理器之间传送数据。
9.一种用于对总线上的通信进行控制的系统，包括一个通过第一总线连接而与总线相连的第一处理器，该第一总线具有受控的阻抗，第一处理器具有用于通过复位信号线来传送复位信号的辅助接头；一个通过第二总线连接而与总线相连的第二处理器，该第二处理器也具有复位引线，第二总线连接具有一个受复位引线所接收到的复位信号所控制的阻抗。
全文摘要
本发明涉及一种对总线上的通信进行控制的方法，该总线与第一处理器、第二处理器以及一设备相连。该方法包括通过控制信号线将来自第一处理器的第一控制信号传送到第二处理器、使得第二处理器的总线连接处于高阻抗状态、通过总线而在所述设备和第一处理器之间传送数据、此后将第一处理器的总线连接设置为高阻抗状态、并且通过控制信号线将来自第一处理器的第二控制信号传送到第二处理器、使得第二处理器的总线连接退出高阻抗状态。
文档编号H04L12/40GK1496066SQ0315889
公开日2004年5月12日 申请日期2003年8月1日 优先权日2002年8月3日
发明者陈铭康, 黄以琳, 何国富 申请人:艾斯技术有限公司