专利名称：视频装置的制作方法
技术领域：
本发明涉及视频装置。
背景技术：
专利申请EP 1 128 673描述了(例如，在图2c中)一种视频装置，其具有数字编码器，用于从模拟视频信号生成数字流；以及数字解码器，用于基于数字流而生成模拟视频信号。在此视频装置中，切换器允许数字编码器的输出连接到数字解码器的输入，以便输入模拟视频信号连续通过数字编码器和数字解码器。此解决方案利用视频装置的现有电路来提供输入模拟视频信号的数字处理，并由此无额外的成本。
本发明的发明人已发现，在某种情况下，此结构可能会存在一些缺点，并且，发明人提出了本发明，以消除这些缺点。
特别地，本发明解决这种问题，即由于一些数字编码器不考虑包括在输入模拟视频信号中的一些信息，例如垂直消隐间隔(VBI)中的图文数据(teletextdata)，可能随此解决方案出现的问题。因此，该部分信息在通过数字编码器和数字解码器时会被丢弃。
发明内容
特别地，本发明提出了一种视频装置，其包括数字编码器，在给定的时间窗中接收带有辅助信息的第一模拟信号，并至少部分基于该第一模拟信号而在输出上生成数字流；数字解码器，至少可被连接到该输出，并生成第二模拟信号；选择部件，用于基于控制信号而输出第一模拟信号或第二模拟信号；以及控制部件，用于确定所述时间窗的出现，并相应地生成控制信号。
根据优选实施例-数字解码器包括用于将第二模拟信号与第一模拟信号同步的部件；-用于将使第二模拟信号与第一模拟信号同步的部件耦接到在输入上接收第一模拟信号的同步分离器；
-控制部件使用第一信号，其中仅在与所述时间窗相对应的、周期的预定时间间隔期间，该第一信号为高；-第一模拟信号为CVBS信号，而所述第一信号在第一模拟信号的预定行期间为高；-通过第一信号和对应于第一模拟信号的有效部分(active parts)的第二周期信号的组合，来生成控制信号；-第一模拟信号为CVBS信号，所述第一信号在第一模拟信号的预定行期间为高，而所述第二周期信号在每行的确定部分期间为高；-通过耦接到介质接口的选择器，来耦接数字编码器和数字解码器；-选择部件被耦接到可连接到显示器的视频装置的输出。
本发明还寻求减少输入和输出模拟信号之间的串扰。为此，本发明还提出了一种视频装置，其包括数字编码器，用于接收第一模拟信号，并基于该第一模拟信号而在输出上生成数字流；以及数字解码器，用于接收数字流，并基于该数字流而生成第二模拟视频信号，并且第二模拟视频信号与第一模拟信号同步。
根据下面参照附图而作出的描述，将会理解本发明及其其它特征，附图中-图1表示根据本发明的视频装置；-图2a和2b为示出在本发明中使用的信号的时序图；-图3表示本发明的第二可能实施例。
具体实施例方式
在下面的描述中，为了简练起见，即使需要多条线，也将信号表示并描述为在单条线上传送。
图1表示视频记录机，其具有接收模拟视频信号、并以数字格式(如MPEG)将其记录的能力。
主输入2传送第一模拟视频信号A1，例如CVBS信号。(替换地，其可为S-视频信号的亮度部分Y)。例如，可从调谐器和解调器输入第一模拟视频信号，或者作为另一个例子，通过Scart连接器，从另一个视频装置输入第一模拟视频信号。
第一模拟视频信号A1包含辅助信息(例如，一些文本、TV-指南等)，其中在预定的周期时间窗中，根据给定规范对所述辅助信息进行编码。作为示范实施例，在奇数场中的行6到22、以及在偶数场中的行319到335中包含VBI数据。
主输入被连接到视频解码器4，例如菲利浦的SAA7118，其不处理或分割VBI数据，而是在遇到VBI数据时提供原始CVBS样值。视频解码器将第一模拟视频信号1转换为第一数字流YCrCb，例如根据ITU-R BT.656标准的4:2:2数字流。将从视频解码器4输出的第一数字流YCrCb输入到MPEG编码器6，在MPEG编码器6中将其转换为MPEG数字流。MPEG编码器6不处理来自视频解码器4的原始数字化的图文数据。
因此，MPEG数字流表示和第一模拟视频信号A1相同、但为数字格式的视频序列。传送MPEG数字流的MPEG编码器6的输出被连接到选择器7，选择器7依次在一边连接到硬盘驱动器10和MPEG解码器8。硬盘驱动器10为可能的介质接口，但是，当然可以使用其它类型的介质接口作为替换，如DVD-记录机或D-VHS记录机。
如在EP 1128 673中说明的，选择器7允许将MPEG编码器6连接到硬盘驱动器10和MPEG解码器8，以及将硬盘驱动器10连接到MPEG解码器8。因此，介质接口10可在介质上记录MPEG编码器6生成的MPEG流，或读取介质，并将MPEG流输出到MPEG解码器8，以回放视频序列。
此外，利用选择器7，由此可将来自MPEG编码器6的MPEG数字流传送到数字解码器8，例如合并有MPEG解码器和视频编码器的Sti5519。
在此情况中，数字解码器8(并且，尤其是其视频编码器部分)输出表示与第一模拟视频信号A1相同、但具有由通过电路4、6和8的数字信号处理而造成的一些改变和延迟(约600ms)的视频序列的第二模拟视频信号A2(例如，根据CVBS标准)。
数字解码器8从视频解码器4接收场识别信息FID。数字解码器8还从同步分离器12接收水平参考脉冲H和垂直参考脉冲V，其中同步分离器12在主输入2上从第一模拟视频信号A1提取这些脉冲。
通过使用这些水平和垂直参考脉冲H、V，数字解码器8的视频编码器部分生成与第一模拟视频信号A1同步的第二模拟视频信号A2。如已提到的，由于第二模拟视频信号A2相对于第一模拟视频信号A1被延迟，这意味着，在任意时间，第一和第二模拟视频信号A1、A2定义具有相同数目但属于两个不同画面的行。
视频解码器4提供场识别信号FID，以指明当前接收并数字化哪个场(奇数或偶数场)。在此特定实例中，低电平指明奇数场(场1)，而高电平指明偶数场(场2)。
将传送第一模拟视频信号A1的主输入2通过钳位电路16连接到切换器20的第一输入。类似地，将传送第二模拟视频信号A2的数字解码器8的视频输出通过钳位电路18连接到切换器20的第二输入。钳位电路16和18允许在切换器20的两个输入上具有公共黑电平。
数字解码器8还生成VBI出现信号VBI、以及快速消隐信号FBL，将上述两种信号传送到与门14，与门14随之生成控制切换器20的控制信号CTL。
VBI出现信号VBI指明在辅助信息应当根据规范而存在于第二模拟视频信号A2中时的时间窗(取决于场的行6到22或行319到335)，所述时间窗对应于这种时间窗，其中，在所述两个信号A1和A2同步时，辅助信息存在于第一模拟视频信号A1中(参见上文)。
快速消隐信号FBL为行频信号，其允许仅考虑行的有效部分，如下面进一步说明的。
因此，从VBI出现信号VBI和快速消隐信号FBL的逻辑“与”组合产生的控制信号CTL指明(即，高)VBI数据何时存在于第一模拟视频信号A1中。
当控制信号CTL为低时，切换器20在主输出22上输出被钳位的第二模拟视频信号A2，而当控制信号CTL为高时，输出被钳位的第一模拟视频信号A1。例如，通过Scart连接器的引脚来实现主输出22，以被连接到显示器。
因此，和模拟视频信号一样，主输出22传送带有重新插入的VBI数据的数字处理过的视频信号，即使数字编码器(视频解码器)不能处理这种VBI数据，也如此。
如前面说明的，主输出22上的视频信号中的VBI数据未被插入到和原来一样的画面中(即在第一模拟视频信号A1中)，但由于VBI数据并非与插入它们的画面精确相关，并且由于延迟总小于1s，所以这不会引起问题。
因此，利用此结构，可通过任意种类的数字编码器来获得数字信号处理和辅助信息的优势。
此外，由于第二模拟视频信号A2(数字解码器8的输出)与第一模拟视频信号A1(数字编码器4的输入)同步，所以，显著地减小了这两个信号之间的串扰，对生成画面的质量有利。
图2a和2b分别表示奇数场(场1)和偶数场(场2)中的VBI出现信号VBI、快速消隐信号FBL和第一模拟视频信号A1的时序图。
VBI出现信号VBI持续17行有效(高)，在该期间存在VBI信息(奇数场中的行6到22，以及偶数场中的行319到335)，即每场中持续1088μs的时段。仅当存在数据信息时，每行的快速消隐信号FBL才为高，即在64μs中的52μs期间为高。
如上面说明的，通过以与门的方式来组合VBI出现信号VBI和快速消隐信号FBL，因此，产生的控制信号CTL精确地指明当第一模拟视频信号A1和第二模拟视频信号A2彼此同步时，何时VBI数据应当存在于第二模拟视频信号A2中、以及何时存在于第一模拟视频信号A1中。
快速消隐信号FBL的使用允许在第二模拟视频信号A2中仅精确地插入包含于第一模拟视频信号A1中的数据信息，并无该信号的其它部分，如颜色脉冲串(colour burst)。
在本发明的替换实施例中，同样地，可使用VBI出现信号VBI作为切换器20的控制信号。随后，还会发生将来自第一模拟视频信号A1的VBI数据插入到第二模拟视频信号A2中的操作，但是，必须仔细地完成此操作，以确保来自A1的VBI部分按照黑电平、H同步脉冲和颜色脉冲串，而正确地匹配A2的另一个视频部分。否则，当将输出视频信号提供到TV时，可能出现一些问题，如行同步。
在图1中，场识别信息FID、水平参考脉冲H和垂直参考脉冲V被表示为直接输入到数字解码器8。然而，应当注意，可插入用于对这些信号重新整形的更多电路，而不背离本发明的范围。
图3图解了本发明的替换实施例。对于与图1的实施例相同、或具有与图1的实施例中相同功能的电路或信号来说，图1中使用的标记保持不变。相对于图1的实施例来说，本实施例中的主要差异在于，使用控制电路26来基于从视频解码器4接收的组合的场识别和水平同步信号FID/H，来生成控制信号CTL并将其发送到切换器20。
例如，控制电路26是FPGA(现场可编程门阵列)。生成的控制信号CTL具有与图1的实施例中的信号CTL的形状相对应的形状。
FPGA 20还用于组合的信号FID/H的重新整形和时基校正，并由此将校正的组合信号FID/H′输出到数字解码器8，用于与输入模拟信号A1同步。
通过此结构，和在第一实施例中一样，第二模拟视频信号A2(由数字解码器8生成)与第一模拟视频信号A1同步。这意味着，即使第二模拟视频信号A2表示的视频序列相对于第一模拟视频信号A1表示的视频序列稍有延迟，信号A1和A2也表示用于按时在给定时刻显示的相同行(但用于不同场)。
此外，和在第一实施例中一样，由控制信号CTL控制的切换器20允许将来自第一模拟视频信号A1的VBI的信息插入到第二模拟视频信号A2中。
还可注意到，第二实施例包括数字流的更多来源，这里为IEEE 1394接口24。用户可通过切换数字切换器25以将IEEE 1394接口连接到MPEG编码器6，来选择此数据源(通过该装置的用户界面和微处理器)。在此情况中，可将包含于输入模拟信号A1的VBI中的图文信息插入到从IEEE 1394数字流构建的模拟信号中，并且，要连接到输出22的显示器可使用该图文信息。
权利要求
1.一种视频装置，包括-数字编码器(4、6)，在给定的时间窗中接收带有辅助信息的第一模拟信号(A1)，并至少部分基于该第一模拟信号(A1)而在输出上生成数字流(MPEG)；-数字解码器(8)，至少可被连接到该输出，并生成第二模拟信号(A2)；-控制部件(8、14；26)，用于确定所述时间窗的出现，并相应地生成控制信号(CTL)；-选择部件(20)，用于基于控制信号(CTL)而输出第一模拟信号(A1)或第二模拟信号(A2)。
2.如权利要求1所述的视频装置，其中，数字解码器(8)包括用于将第二模拟信号(A2)与第一模拟信号(A1)同步的部件。
3.如权利要求2所述的视频装置，其中，用于将第二模拟信号(A2)与第一模拟信号(A1)同步的部件被耦接到在输入上接收第一模拟信号(A1)的同步分离器(12)。
4.如权利要求1至3中的任一权利要求所述的视频装置，其中，控制部件使用第一信号(VBI)，其中仅在与所述时间窗相对应的、周期的预定时间间隔期间，该第一信号为高。
5.如权利要求4所述的视频装置，其中，第一模拟信号(A1)为CVBS信号，而所述第一信号(VBI)在第一模拟信号(A1)的预定行期间为高。
6.如权利要求4所述的视频装置，其中，通过第一信号(VBI)和与第一模拟信号(A1)的有效部分相对应的第二周期信号(FBL)的组合，来生成控制信号(CTL)。
7.如权利要求6所述的视频装置，其中，第一模拟信号(A1)为CVBS信号，其中，所述第一信号(VBI)在第一模拟信号的预定行期间为高，并且其中，所述第二周期信号(FBL)在每行的确定部分期间为高。
8.如权利要求1至7中的任一权利要求所述的视频装置，其中，通过耦接到介质接口(10)的选择器(7)，来耦接数字编码器(4、6)和数字解码器(8)。
9.如权利要求1至8中的任一权利要求所述的视频装置，其中，选择部件(20)被耦接到可连接到显示器的视频装置的输出(22)。
10.一种视频装置，包括-数字编码器(4、6)，用于接收第一模拟信号(A1)，并基于该第一模拟信号(A1)而在输出上生成数字流(MPEG)；-数字解码器(8)，用于接收数字流(MPEG)，并基于该数字流(MPEG)而生成第二模拟视频信号(A2)，并且第二模拟视频信号(A2)与第一模拟信号(A1)同步。
全文摘要
一种视频装置，具有数字编码器(4、6)，该数字编码器在给定的时间窗中接收带有辅助信息的第一模拟视频信号(A1)，并基于该第一模拟视频信号(A1)而在输出上生成数字流(MPEG)。数字解码器(8)被连接到此输出，以生成第二模拟视频信号(A2)。切换器(20)根据基于所述时间窗的出现的控制信号(CTL)，在第一模拟视频信号(A1)和第二模拟视频信号(A2)之间进行选择，作为输出。
文档编号H04N5/44GK1669307SQ03816793
公开日2005年9月14日 申请日期2003年7月8日 优先权日2002年7月17日
发明者弗兰克·杜蒙, 陈志南, 蔡丽斌, 周庆进 申请人:汤姆森特许公司