专利名称:电话交换机线路状态数据收集系统的制作方法
本发明涉及电话交换机的线路状态数据的收集系统，具体地说，它是交换机内中央处理单元(CPU)线路状态数据收集系统。
在电话交换机中，中央处理单元(CPU)周期地收集线路数据，以便对主呼叫端进行检查。这就要求CPU花费大量的时间，从而降低了处理效率。
图1A为时分交换机的系统结构方框图。用户线电话机A通过用户线和用户电路SLC与合路和分路设备50相连。通过合路和分路设备50，将该用户线与其它用户线复用，组成上行线。线路处理器(LPR)51则监视与上述合路和分路设备50相连的每个用户话机的“摘机”和“挂机”的状态，并产生相应于每个用户的线路状态数据。
由线路处理器(LPR)51产生的线路状态数据在合路和分路设备50内，与语音信号复用后被送至上行线UFW。在LPR51和用于用户B的合路和分路设备60中进行类似上面的处理。上述上行线UHW再经多路复用设备MPX在单条线复用后送入网络NW。众所周知，网络NW由一级时间接线器、空间接线器和二级时间接线器所组成。语音数据由网络NW送出，而由线路处理器51和61所产生的线路状态数据则被贮存在信号接收存储器RSM中。
中央处理单元(CPU)1是通过周期性地读出贮存在信号接收存储器RSM中的每个用户的线路状态数据，来对主端进行监视。CPU1也能执行用来指示线路处理器(LPR)50或60向信号发送存储器SSM发出振铃信号等的命令。
分路设备DMPX实行的操作和多路复用设备MPX相反，为每条下行线DHW分别安排线路。每条分开的下行线DHW再被合路集中和分路设备50，60进一步分开，然后与相应的用户线和用户电路SLC相连。此被识别的线路处理器LPR通过合路和分路设备50，60接收从信号发送存储器SSM读出的命令，并执行规定的处理。
例如，线路处理器(LPR)51，61可分别监视8个用户，这样，在一个8位字节中为每个用户电话机分配一位，用来指示每个用户话机“摘机”(为“1”)和“挂机”(为“0”)。因而，如图1B所示，RSM贮存由线处理器(LPR)51，61产生的作为一个字的8位数据。用同样的方式，在SSM中也贮存由CPU1送至线处理器(LPR)51和61的命令。
中央处理单元CPU1通过低速总线(SP BUS)4和信号接收分配器(SRD)3从接收存储器RSM中取数，以便读出贮存在信号接收存储器RSM中的用户状态数据。下面将参考图2和图3介绍上述过程。图2说明在图1A的CPU1和网络之间的连接，图3为解释图2操作的示意图。
如图3所示，在数据传输周期开始时，在CPU1中的中央控制器(CC)11向与处理器总线7(CPU1的内部总线)相连的输出缓冲器6发送数据。当数据被贮存在输出缓冲器6中时，与SRD3相连的SP BUS4开始存取。在该存取时间时，在输出缓冲器6中的数据连同用来指示数据有效周期的同步信号一起，送至SP BUS4。
所发送的数据，例如可以是对贮存在信号接收存储器RSM内的线路状态数据的读出命令，其中包括相应于8位数据(1个字)的一个地址的线路处理器(LPR)的号码。在这种情况下，根据读出命令SRD3为返回数据(由RSM中读出的线路状态数据)作准备。此后，SP BUS4根据窗口信号所控制的预定时限，从发送方式转换到接收方式。因此，由SRD所准备的返回数据与用来指示数据有效周期的SYNCW信号(同步窗口)一起被传输到低速总线4。传输到低速总线4的返回数据由同步窗口信号产生输入缓冲器的定时信号，并在输入缓冲器5中贮存返回数据。CPU1监视同步窗口信号，同时在该数据传输到数据缓冲器6之后等待数据传输的完毕。当CPU1接收来自低速总线4的数据时，信号数据传输周期即终止。
如图3所示，一个数据传输周期的大部分时间是用来访问低速总线4，以读出来自网络2的线路状态数据。这是由于低速总线4通常为低速总线，其原因如下所述。
通常，CPU1和网络2安装在物理上相互隔开的区域，由低速总线4所产生的时延随每个单元的位置而变化。而且，因为许多信号接收分配器3通常与低速总线4相连，并以单个CPU1控制多个网络，这样，通过低速总线4的数据传输时间并不是常数。因此，由低速总线4所进行的数据传输是靠使用了同步信号、同步窗口和低速窗口的不同步传输过程完成的。在这种不同步传输过程中，规定了为完成该过程所要求的时间容差。
因此，通过低速总线4的数据传输时间与CPU1的机器周期相比是很长的。同时，如前所述，CPU1监视总线传输周期的结束并等待返回数据。在此期间，也可以完成其它的处理。
本发明的目的是要在短时间内向用来控电话交换机的处理单元的中央控制器提供线路状态数据。
本发明的另一个目的是无须改变在处理单元中的中央控制器的处理程序，实现高速处理。
本发明的又一个目的是提供一个用来控制电话交换机的中央处理单元，它可以有效地存取在电话交换机中的接收信号存储器中贮存的线路状态数据，而不会干扰接收信号存储器的工作。
上述目的是通过提供一个用于电话交换机的线路状态数据收集系统达到的，该系统包括用于保存多条线路的线路状态数据的信号接收存储器装置，和包括用于周期地收集线路状态数据和用于控制电话交换机的处理装置。该处理装置包括用于发出用来控制处理装置工作的命令的中央控制装置。由中央控制装置发出的命令包括读出命令。处理装置也包括映象存储器(image memory)，它可独立于由中央控制装置发出的命令而顺序地从信号接收装置读取线路状态数据，用来贮存有效性标志，该标志响应于线路状态数据，用以指示贮存于映象存储器装置中的线路状态数据是否有效;并且，如果相应的有效性标志表明特定的线路状态数据是有效的，则根据由中和控制装置发出的读出命令，向中央控装置供给贮存在映象存储器装置中的特定的线路状态数据。
上述目的及其它的目的和优点以后读者会更明确的。下面还要对其结构和工作原理作更进一步的详细说明和提出本发明的权利要求
，同时还需参考作为本发明文件一部分的附图，附图中的参考号和本文的均相同。
图1A为典型的时分交换机的系统结构方框图;
图1B为贮存在信号接存储器中的线路状态数据的一个例子;
图2为在中央处理单元和网络之间连接的方框图;
图3为用来解释图2工作的定时图;
图4为本发明的方框图;
图5，6和7为用来解释图4工作的流程图;
图8A和8B为第一实施例的详细框图;
图9A和9B为用来解释图8A和8B的时间流程图;
图10为用来解释图8A和8B的另一个时间流程图;
图11，12和13为用来解释图4工作的附加的流程图;
图14为本发明的第二实施例的方框图;
图15和16为用来解释图14的时间流程图。
图4为本发明的基本结构的方框图。在图4中，中央处理单元(CPU)1通过低速总线4与主存储器2和信号接收分配器(SRD)3相连。在CPU1内部，输入和输出缓冲器5和6与低速总线4，处理器总线7和映象存储器8相连。映象存储器8与缓冲器5和映象存储器控制器9相连。一个映象存储器接口电路10将映象存储器控制器9与处理器总线7相连。在CPU1中的用于控制微程序和算术运算单元的中央控制器也与处理器总线7相连。一个主存储器接口电路12与处理器总线7和主存储器2相连。输入缓冲器5和输出缓冲器6通过低速总线4与信号接收分配器SRD3相连，此分配器3用作为保存线路状态数据的信号接收存储器(图1A)的接口。
映象存储控制器9能自主地从信号接收存储器RSM中读取线路状态数据，并把其贮存在映象存储器8中。换句话说，该操作是独立于CPU1的中央控制器11进行的。而在CPU1的中央控制器11也能从存映象存储器中读取数据而无需访问低速总线4。根据与线路状态数据一起存贮在映象存储器8中的有效性标志(标志1)。可以确定从映象存储器控制器中读得的线路状态数据是否有效。
映象存储器控制器9顺序地和自主地，(即独立于中央控制器11之外)，读取所有贮存在RSM中的数据，并把该数据连同有效性标志一起存贮在映象存储器8中。中央控制器11于是可以通过映象存储器接口10和映象存储器控制器9直接取得在映象存储器8中的线路状态数据，而不需经过低速总线4完成存取数据的操作。当中央控制器11从映象存储器8中获取特定的线路状态数据时，映象存储器控制器9重建相应的有效性标志。当中央控制器11下一次获取线路状态数据时，如果在映象存储器8中的特定线路状态数据的相应的有效标志是有效的(表明有效的数据)，则表明，映象存储器控制器9已经从信号接收存储器中读取了新的线路状态数据，并且中央控制器11可以使用贮存在映象存储器8中的线路状态数据。
信号接收分配器3利用译码器13对来自输出缓冲器6(根据来自CPU1的取数请求)的数据进行译码，并通过驱动器15向信号接收存储器送出一个地址，以便读取线路状态数据并将由此取出的数据通过驱动器14送至输入缓冲器5。驱动器16用于将数据从输出缓冲器6送至信号发送存储器(见图1A)，而驱动器17则用于将地址送至信号发送存储器。
下面参考图5，6和7解释映象存储器控制器的操作过程。图5为处理来自映象存储器控制器9的中央控制器11的命令的流程图。在图5步①和步②中，当接收到读出命令时，映象存储器控制器9决定它是否为一个用来读出线路状态数据的读命令。如果它不是一个读命令，(例如，它是一个向线路处理器发出的命令，此命令将贮存在信号发送存贮器中);则操作跳至步⑥。在步骤③中，特定的线路状态数据(相应于线路处理器N)连同来自映象存储器8的相应的有效性标志一起被读出。当读时，在映象存储器8中的标志被重置，已经读的线路状态数据对于中央处理器11的以下读出就是无效的了，一直至其被修改为止。
在步④中，确定有效性标志是否有效。如果有效性标志为无效，则跳至步⑥。当有效性标志为有效时，则在步③中读得的线路状态数据在步⑤中被送至中央控制器11。
图6为图5中的步⑥的详细流程图，这一流程表明对于低速总线4的存取步骤。在步(61)中，倘若来自中央控制器11的命令不是一个用来对无效线路状态数据的读出命令，则在同步的步①中接收的命令被存贮在输出缓冲器6中。接着，在步(62)中，将存于输出缓冲器6的命令送至低速总线4。然后，从信号接收分配器送至低速总线4的线路状态数据在步(63)中贮存在输入缓冲器5中。输入缓冲器5的内容连同“0”有效性标志(表明无效)在步(64)中被贮存在映象存储器8中。最后，在步(65)中，输入缓冲器5的内容通过映象存储器接口10和处理器总线7连续地传送到中央处理器11。换句话说，来自低速总线4的贮存在输入缓冲器5的线路状态数据连同“0”的有效性标志一起存贮在映象存储器8中，以表明该数据已被中央控制器11取走。
接着，根据图7将解释在存贮控制器9中自主读出线路状态数据的步骤。在步骤(12)中，产生线号N的读出命令，并将贮存于寄存器中。这个命令变成为一个由映象存储器控制器9发出的自动读出命令。在该实施例中，如同参考图1B中所述的那样，线路号N为线处理器号。在步(13)中，对由中央控制器11发送的命令是否被接收予以确认。当该命令被接收时，操作转移至步⑩的处理。参考图5用来说明步骤10的处理即命令的处理。
如果从中央控制器11没有接收到命令，则在步(12)中产生的自动读出命令在步(14)中被贮存在输出缓冲器6，然后在步(15)中传送到低速总线4。在步(16)中，由信号接收分配器3发送的线路状态数据通过低速总线4被贮存在输入缓冲器5中。然后，“1”标志连同来自输出缓冲器5的线路状态数据在步(17)中被贮存在映象存储器8中。在映象存储器8的地址相应于线路号N。在步(18)中，实行线路号加1操作，以便读出下一个线路状态数据。
接着，在步(13)中决定线路号是否比最大值Nmax大。也就是说，用来检验是否所有的线路状态数据已被读出。如果线路号N大于Nmax，则进行步(11)，重置N。如不然，则接着进行步(12)。
现在将参考图8A和8B描述映象存储器8和映象存储器控制器9的结构和操作。图8A和8B是图4的部份详图，也就是用作第一实施例的映象存储器8，控制器9和接口10的更详细的方框图，而图9则为在图8A中的电路工作时间流程图。
现结合图8B解释用在图8A中的电路中的定时信号T1至T5的产生情况。
定时信号T3是通过对定时信号T1延时两个时钟周期(2τ)产生的。而信号T1则通过使用计数器(CTR)20对作为CPU1的机器周期的基准时钟信号CLK①进行8次分频获得的。同步信号SYNCS(如在解释图3时所述，它表示输出数据的有效性)是通过将时钟信号T1延迟3τ产生的。同步窗口信号(表示输入数据的有效性或存在)是由SYNCS延迟3τ后获得的。SYNCW信号是与时钟信号T4相同的，它被延迟1τ后获得了定时信号T5。上述定时信号为每个数据传输周期而产生以控制在映象存储器控制器9中的处理。定时信号T0是随着来自中央控制器11的命令产生的，而定时信号T2，T5则通过将定时信号T0延迟1τ产生的。
现在结合图8A、9A和9B更进一步对第一实施例的工作原理作一解释。当中央控制器11读线路状态数据时，这些数据和对线路号N的读出命令一起传输给处理器总线70与此同时，也将定时信号T0发送出去。一接到该信号T0，命令寄存器CMRO开始存贮来自处理器总线7的命令。存贮在命令寄存器CMRO中的命令被解码器(DEC)19检验。如果该命令不是读出命令，则“NOP”信号从解码器19输出并输入到选择器22的选择端SL。由此，为访问低速总线4而产生了定时信号T3时，选择CMRO的内容和标志数据“0”，并把它们传输到输出缓冲器6。
从低速总线4返回的数据当定时信号T4产生时被贮存在输入缓冲器5中。同时，由输出缓冲器6来的标志数据“0”也被贮存输入缓冲器5中。此后，由选择器25将通过对时钟延时1τ的、在门28的输出端获得的定时信号选择出来，并经过处理器总线7将它加到驱动器26以便将数据输出到中央控制器。
另一方面，当解码器19检测出读出命令时，利用在寄存器CMRO的线路号作为映象存储器8的地址，将映象存储器(MEM)8的内容连同有效性标志一起被读出。然后由映象存储器8读出的数据贮存在读出寄存器REG中(REG由定时信号T2置位)并且与门27打开。当有效性标志为无效时，从与门27输出“0”，“0”被输入到选择器22的选择端SL，并且如前所述，命令寄存器CMRO的内容被贮存在输出缓冲器6，以便在无读出命令时访问低速总线4。
当有效性标志为有效时，则从与门27输出“1”，“1”又被输入到选择器23的选择端SL，由选择器23选择寄存器REG的内容。以同样的方式，将“1”也加到选择器25的选择端SL，将定时信号(将T0延时3τ得到的)输入到驱动器26(处理器的返回定时)，驱动器门根据选择器25的输出信号而打开，从而将数据通过处理器总线7送至中央控制器11。
当有效性标志被读取和寄存器REG由定时信号T2置位时，在映象存储器(MEM)8中的有效性标志被重置。此时，由定时信号T5启动映象存储器(MEM)8的允许写信号。由选择器24选择标志数据“0”，并将该数据写入存储器(MEM)8。因为存储器(MEM)8的地址与读出地址(即线路号)相同，从而重置了相应的有效性标志。
当来自MEM8的相应的有效性标志表明无效性时，通过低速总线总线4接收到的线路状态数据在线路状态数据传输到中央控制器11的同时被写入到映象存储器(MEM)8中。然而，当在信号接收存储器中的线路状态数据被中央控制器11读时，选择器22选择标志数据“0”，该标志数据是通过输出缓冲器6，输入缓冲器5和选择器24输入到映象存储器(MEM)8，而相应的有效性标志被置为“0”。
另一方面，当由发自中央控制器11的读出命令所指示的地址上的相应的有效性标志是有效时，或当中央控制器11不发送读出命令和解码器(DEC)19输出NOP信号时，寄存器CMR1的内容和标志数据“1”被选择器22选择并存入输出缓冲器6。由计数器(CTR)21所提供的将线路号N送到寄存器CMRI，当产生定时信号T1时，该寄存器CMRI贮存读出命令。计数器(CTR)21响应于定时信号T1和选择器22对寄存器CMRI的选择而加1。在寄存器CMR1中的命令被存入输出缓冲器6，以便开始访问低速总线4。
接收到的线路状态数据连同标志数据“1”被贮存到输入缓冲器5，并通过与门41和42及或门43将在寄存器CMRI中的线路号作为地址送至映象存储器(MEM)8。而且，在这种情况下，用于返回数据的驱动器26的门并不打开，这是因为通过反相器发出的NOP将与门28关闭，而选择器25不输出任何信号。而且，在这种情况下，相应的有效性标志被置于由选择器22选择的标志“1”并通过输出缓冲器6和输入缓冲器5传送到存储器MEM8中。
如前所述，当没有从中央控制器11接收到读出命令或当由映象存储器8中读得的线路状态数据能被传输到中央控制器11时，相应的有效性标志指示有效的线路状态数据，映象存储器控制器9访问低速总线4并自主地选择线路状态数据。然后，映象存储器控制器将线路状态数据连同有效标志指示写入映象存储器(MEM)8。如果从中央控制器11收到的读出命令的数目不是足够小的话，则几乎所有的读出命令将不要求访问低速总线4，而可以响应从映象存储器(MEM)8来的数据(因为映象存储器控制器9能自主地读线路状态，直至接收到读出命令为止)。
如果映象存储器(MEM)8不能供给线路状态数据，则相同的线路处理器号用于访问低速总线4，而无须等待线路状态数据被映象存储器控制器9自主读取，并把读得的数据写入映象存储器(MEM)8。下面将更详细阐述上述操作。
为了使映象存储器8进行有效的操作，就要求自主读取线路状态数据的周期，等于或短于CPU1读为了主端端测而读出的线路状态数据周期。然而，通过低速总线4读取所有线路状态数据可利用的时间实际上是受到限制的，在不少的情况下，如当线路数目很大或者CPU1检测主呼端的周期较短时，则上述可利用时间通常总是不够长。因此，在图8A所示的实施例中，在用于CPU1检查主呼端周期内不是由映象存储器控制器9从信号接收存储器中读得的线路状态数据则是通过低速总线4由中央控制器11利过低速号接收存储器RSM取数进行的。在这种情况下，必须注意防止由映象存储控制器9在自主线路状态数据中由于数据采样周期的破坏而引起的检测的错误。
也就是说，如图10所示，映象存储器控制器9在线(a)中以周期t1自主地读信号接收存储器(RSM)，而CPU1，如线(b)所示，以周期T2读出线路状态数据。在映象存储器控制器9开始在时间t3访问信号接收存储器时，中央控制器11在时间t4时开始读来自映象存储器的线路状态数据。接着，当中央控制器11下次在t5时访问信号接收存储器时，在经过周期t2时，信号接收存储器(RSM)的数据取样周期是相当长的，即为t5至t3。同时，当中央控制器11在另一周期t2之后在时间t6时访问RSM时，RSM的数据的数据取样周期为t6-t5，它比t5-t3要短。而且，此后，当映象存储器控制器9再访问RSM时，RSM的数据取样周期变得更短于t7-t6。当周期t2变得较短时，这种趋向是更为突出的。
如前所述，RSM贮存由线路处理器(LPR)所收集的线路状态数据，并对该数据周期地进行修正。因此，为了收集最新的线路状态数据，CPU1可以同样的周期访问RSM。然而，如图10的d行所示，如果RSM的数据取样周期变化时，它就不能很好地与RSM的修正周期完全配合。因此，由上行线(UHW)所发出的数据对RSM的修改可能与CPU1对RSM的访问相冲突。因而，RSM的数据取样周期要求比预定的周期长。这一要求并不成为一个问题，因为对主呼端的检测周期是相当长的。
现在来讨论避免在RSM中的潜在的冲突问题。如图4所示，可进一步提供一个自控的禁读装置30。此自控的禁读装置30供以一个禁读标志，即标志2，它相应于映象存储器8的每一个线路号。禁读标志由发自中央控制器11的线路状态数据建立，并在用于更新RSM的预定周期后被重置。因此，当标志2(ELAG2)被建立时，由映象存储器控制器9通过低速总线(SP BUS)和信号接收分配器(SRD3)对RSM相应部份的访问被禁止。
接下来，我们结合图11，12和13解释第一实施例的映象存储器控制器9的处理流程。图11为在映象存储器中处理来自中央控制器11的命令的流程。与图5的处理过程不同之处是在本流程中，在步③和步④之间加进了步⑧。即是说，如果映象存储器8根据来自中央控制器11的读出命令接受访问，则相应于映象存储器8的地址(线路号)的自动禁读标志被置于“3”。
现在根据图12讨论映象存储器控制器9在自动读线路状态数据过程中的运行过程。图12与图7之不同在于它提供了在步(13)和(14)之间步(20)。也就是说，当从中央控制器11收到读出命令时，相应线路号的自动禁读标志被检验，以便确定它是否为“0”。当禁读标志为“0”时，不需执行自主读出操作，在映象存储器控制器9的程序就直接跳至步(18)。
现在再根据图13讲述对自动禁读标志进行修改的过程，此过程为本发明的第二实施例的一个特征部份。图13把图11中用于在单独周期内修改自动禁读标志的步②和步⑧置于新的位置。当在步(22)中检测到来自中央控制器11的读命令时，执行步③和⑧，并使操作返回到步(24)。如果读命令没有被收到，程序继续至步(23)。在步(23)在自动禁读装置30中的相应于线路号N的自动禁读标志被减1。然后，在步(24)中将线路号加1，并在步(25)对之检查以确定线路号数是否超过最大线路号Nmax。当所有自动禁读标志已经被修改后(N＞Nmax)，操作即转移到步(21)，并重置线路号数N。否则，当N＞Nmax时，程序继续步(22)。
当自动禁读标志的值变为零时，意味着自动禁读条件已解除，允许由映象存储器控制器9自动读在RSM中的相应线路状态数据。换句话说，当自动禁读标志等于零时，如前所述，可实行线路状态数据的自动读操作。使用禁读标志可防止线路状态数据的数据周期的干扰。
接下来，我们将结合图14和15解释第二实施例的结构和操作。图14相应于图8A，但它包括相应于图4的自动禁读装置30的元件，而图15则为图14的操作时间流程图。在图14中与图8A中相同那些的元件这里不再介绍，因为它们具有相同的结构和同样的操作方式。通过计数器39将基准时钟1进行二分频，获得用于自动禁读装置30的时钟信号。用于贮存自动禁读标志的作为存储器地址的线路号N，是由计数器31产生的，这里，计数器31用来对计数器39的输出信号进行计数。选择器32在时间T0和T1分别选择在命令寄存器CMRO和CMR1中的命令。否则，选择器32选择计数器31的输出。选择器32的输出作为输入，此输入表示存贮自主禁读标志的存储器33的地址。该存储器33贮存在零(0)和三(3)之间的标志值，而相应于编址的线路号的标志值则被存入寄存器34，并将计数器39输出的时钟信号延迟1/2τ。
禁读标志为2比特数据。贮存在寄存器34中的标志值在减法器36中减1。然而向选择器35输入除了当产生定时信号T0和T1时，选择器35选择减法器36的输出，并延时1τ。修改的标志或三(3)的标志于是经延时1/2τ后以在读出操作期间使用的地址写入存储器33。
接着，当读出命令根据定时信号T0由中央控制器被传输出时，或者根据定时信号T1传输自动读出命令时，则读出命令，包括线路号，被分别存入CMRO或CMR1。当产生定时信号T0时，CMR1的内容被与门41拒绝。因此，CMRO的内容通过或门44输入到选择器32。在其余时刻，在CMRO中什么也不贮存，因而CMR1的内容被输入到选择器32中。因为选择器32根据定时信号T0和T1分别选择并输出CMRO和CMR1的内容，所以在CMRO或CMR1中的读出命令中的线路号N被用作为禁读标志存储器33的地址。当CMRO的线路号被选择时，如图13的流程图所示那样，自动禁读标志被置于“3”，以便禁止映象存储器控制器9在接着以下的三次内访问相应于该线路号的线路状态数据。因此，根据通过将定时信号T0和T1延迟1τ周期所得的信号，选择器35选择要存入存储器33中的标志数据。
在禁止标志为“1”，“2”或“3”，即不为“0”时的期间，自动读操作被禁止。也就是说，当读自存储器33的标志不为“0”时，或门37的输出值为“1”，而与门38的输出则为“0”，于是，选择器22选择CMRO的内容(被重置的)，而不选择CMR1的内容。因而，自动读出命令不被传送到低速总线4。因此，在用于相应线路号的读出命令由中央控制器11完成之后，自动读出操作被禁止两到三个周期。这样，在中央控制器11执行读出操作之后，不马上为同一线路进行自动读出操作，从而不致干扰检测定时。原来的检测周期(当不在“摘机”状态时)至少比“摘机”已经检测到时所用的短检测周期长三倍。于是，当读出操作在短期内完成之后，自动读出操作可再次起动。
图6示出了自动读出操作被自动禁读装置30禁止了一个指定周期的情况。我们将自动禁读标志修改周期选择为(短检测周期)/(最大线路号) (1)上述公式(1)表明了所有的禁止标志由存储器中读出，并在短检测周期内被修改。因此，当相应的状态数据自动被收集时，禁止标志被修改，而其它的禁止标志在被中央控制器11下次访问前进行修改。结果，不管什么时候控制器11收集状态数据，所有的禁止标志总是处于相同的状态。
由上述详细的阐述，读者可以清楚地了解到本发明的许多特征和优点。因此，我们打算以所附的权利要求
，覆盖本发明的设备所具有的全部特征和优点，它们都是在本发明的精神实质和发明的范围之内的。而且，对于熟悉本技术领域：
的人们来说，很容易根据本发明作许多修改和变化，因此，就没有必要将本发明限制在如上所述的确定的结构和操作内。从而，所有的适当的修正和等效都认为是在本发明的范围和概念之内的。
符号说明CTR-计数器MEM-映象存储器RD-读命令CMR-命令寄存器SP BUS-低速总线SLC-用户线和电路SYNCS-同步信号MPD-复用设备NW-网络PTSW-一级时间开关SRD-信号接收分配器RSM-信号接收存储器LPR-线路处理器DMPX-分路设备DHW-下行线UHW-上行线SSM-信号发送存储器
权利要求
1.用于电话交换机的线路状态数据收集系统，其特征在于包括用于保存多条线路的状态数据信号接收存储器装置；和用于周期地收集线路状态数据，和控制电话交换机处理装置，该处理器包括用于执行控制上述处理装置工作的命令包括读出命令的中央控制装置；和用于独立于由上述中央控制装置执行的命令从上述接收存储器装置中顺序地读线路状态数据、用于相应于线路状态数据贮存有效性标志，指示在上述映象存储器装置中贮存的线路状态数据是否有效、和根据由上述中央控制装置实行的读出命令，将存在上述映象存储器装置中的特定的线路状态数据送至上述中央控制装置(如果一个相应的有效性标志表明该特定线路状态数据为有效的话)的一种映象存储器装置。
2.如权利要求
1所述的系统，其中上述映象存储器重置相应的有效性标志，如果有特定线路状态数据从上述映象存储器装置被送至上述中央控制器的话，则指示该特定线路状态数据为无效。
3.如权利要求
2所述系统，其中上述映象存储器在相应的有效性标志指示表明贮存在上述映象存储器装置的特定线路状态数据无效时，请求访问存在上述信号接收存储器装置中的该特定线路状态数据。
4.如权利要求
3所述的系统，其中读自上述信号接收装置中的特定线路状态数据被贮存在上述映象存储器装置中，并放置相应的有效性标志以便表明该特定线路状态数据为无效。
5.如权利要求
1所述的系统，其中上述映象存储器装的特征在于包括用于贮存线路状态数据和与其相应的有效性标志的一个映象存储器;用于控制对上述映象存储器的访问的映象存储器控制装置;用于贮存相应于线路状态的禁读标志的禁读标志存储器;及用于当上述映象存储器装置根据来自上述中央控制装置的读出命令访问上述信号接收存储器装置时设置相应的禁读标志、用于在一预定时间后重置相应的禁读标志、及用于当相应的禁读标志建立后，防止被上述映象存储器装置顺序读线路状态数据的一种禁读标志控制装置。
6.如权利要求
5的系统，其中的电话交换机有一最大的线路号数，其中上述中央控制装置以一个数据收集周期执行读命令，其中用于重置相应的禁读标志的预定时间量由根据上述中央控制装置的数据收集周期和在电话交换机中的最大线路号数确定。
7.如权利要求
1系统，还包括一个低速总线，它在运转时接到上述信号接收存储器装置和上述映象存储器装置，及上述处理装置还包括一个在运转时连接到上述映象存储器装置和上述中央控制器装置的处理机总线。
8.如权利要求
7所述的系统，其中上述映象存储器当低速总线可用时执行读线路状态数据。
9.如权利要求
2所述系统，其中上述映象存储器装置包括
自动读命令装置，用于当上述低速总线可用时顺序地和自动地访问上述信号接收装置;中央控制命令装置，用于通过上述处理器总线，从上述中央控制器接收包括读命令的低控总线命令，和用于确定读命令是否已被收到;用于以中央控制命令装置所规定的地址贮存线路状态数据和有效标志的映象存储器;及用于根据收到的非读低速总线命令，从上述中央控制装置访问上述低速总线、用于当命令已从上上中央控制装置收到读出命令和相应的有效性标志为无效时，请求访问特定的线路状态数据和用于要不然则访问低速总线以顺序读线路状态数据的选择装置。
10.如权利要求
9的系统，其中上述映象存储器装置还包括一个禁读标志存储器，它在运转时与上述选择装置相连，用来贮存相应于线路状态数据的禁读标志;及禁读标志控制装置，用于当从上述信号接收存储器装置而不是从上述映象存储器读到特定线路状态数据时设置一个相应的禁读标志，并且，在予置时间以后，重量相各读禁止标志;及上述选择装置当相应的禁读标志被设置时，防止读特定的线路状态数据。
专利摘要
用于电话交换机的线路状态数据收集装置包括贮存线路状态数据以减少中央处理单元中的中央控制器等待线路状态数据时间的中央处理单元中的映象存储器。电话交换机的信号接收存储器贮存线路状态数据，并由映象存储器控制器从设在中央处理单元内的中央控制器中自动地顺序访问。当中央控制器请求线路状态数据时，即对映象存储器进行检查，如果存在于其中的线路状态数据有效时，则将它们送至中央控制，如果无效时则对信号接收存储器提出常规的访问请求，但这种情况出现的次数要比在常规系统内发生得少。
文档编号H04Q3/545GK87107775SQ87107775
公开日1988年8月10日 申请日期1987年11月12日
发明者紫田雄司, 藤平淳 申请人:富士通株式会社导出引文BiBTeX, EndNote, RefMan