专利名称：一种并行二维离散小波变换电路的制作方法
技术领域：
本发明属于图像数据处理技术领域，特别涉及并行二维离散小波变换的硬件实现。
背景技术：
由于在时域-频域的多分辨率和变焦特性，因而在信号分析、图像处理、图像压缩等领域小波变换得到了越来越广泛的应用，并且已成为许多图像压缩标准的一个重要组成部分，比如新的静止图像压缩标准JPEG2000。小波变换硬件加速器的实现对于满足运算的实时性的需求具有重要意义。近年来，许多研究者也因此提出了大量的关于小波变换的算法和硬件结构设计。小波变换的实现可以分为两大类一种是基于卷积运算，一种是基于提升算法。基于提升的小波变换实现较基于传统的卷积运算实现具有许多的优点，比如实现原位计算减少存储器规模、有效减少乘加运算的计算量等。利用二维小波变换可以实现对于图像的多尺度分解，有两种方法来计算2-D的小波变换一种是通过行列变换可分离的方法实现，利用一维小波变换先对图像沿着行方向进行分解，然后再沿列向进行分解。这种方法的缺点是既需要一个大规模的数据转置存储器存放一维运算的中间数据，又具有大的系统延时，以及长的计算周期。不可分离二维小波变换结构是对于图像在行和列方向同时进行，因而可以消去可分离实现方法要求的中间数据存储器，大量减少所需的存储器规模，又由于4个子带变换同时计算，所以系统具有更高的数据吞吐能力和小的系统延时。但是，由于这种实现结构需要四个对应的专有滤波器以分别实现低-低通、低-高通、高-低通和高-高通的滤波运算，因此将会需要消耗大量的硬件资源。直接二维小波变换结构既可以有效减少所需的中间数据缓冲存储器，又将保持较高的数据吞吐能力。在以往的文献中，有研究者提出了各种形式的直接二维小波变换结构，如p.Wu的论文——“An efficient architecture fortwo-dimensional discrete wavelet transform，”IEEE Trans.on Circuits andSystems for Video Tech.，vol.11，no.4，pp.536-545，2001，和兰旭光的论文——JPEG2000二维离散小波变换高效并行VLSI结构设计，西安交通大学学报，38(2)149-152，2004。
但是，以往提出的电路设计结构要么是针对正交小波变换的特点进行的优化设计，不太适于双正交小波变换因而不具有通用性，要么由于其采用的是基于传统的卷积或传统的提升小波变换结构，因而具有较高的硬件复杂度和系统输出延时。
发明内容
本发明提供一种并行二维离散小波变换电路，一种快速的直接二维离散小波变换的VLSI结构的设计方法，和一种快速及功率面积有效的直接二维9/7小波变换的VLSI结构。其目的在于，根据上述背景技术中存在的缺陷和不足，本发明的结构适于图像在按行扫描格式输入的应用，以及具有快速和减少系统面积和功率消耗的特点。
本发明的一种实现直接二维离散小波变换的电路，包括依次电信号连接的选择器、数据串/并转换接口电路、主变换电路；主变换电路为2输入/2输出结构，包括一个水平滤波器、与其输出分别连接的并行的第一垂直滤波器和第二垂直滤波器以及输出系数规整单元，所述水平滤波器为2输入/2输出结构，垂直滤波器均为单输入/单输出结构，第一垂直滤波器和第二垂直滤波器输出连接输出系数规整单元；输出系数规整单元的一个输出电信号连接到外部存储器、后者输出至选择器的一个输入端。
所述的一种实现直接二维离散小波变换的电路，(1)所述数据串/并转换接口电路可以由2个移位寄存器串联组成，各个移位寄存器的输出分别对应连接到水平滤波器的两个输入端，完成数据的串/并转换，从而在每个内部工作时钟得到2个数据的输入；(2)所述输出系数规整单元可以由两个乘法器和两个2选1选择器组成第一垂直滤波器的输出之一连接第一乘法器、在其中乘以尺度规整因子K2后输出到第一选择器的一个输入端，第一垂直滤波器的输出之二直接输出到第一选择器的另一个输出端；第二垂直滤波器的输出之一连接第二乘法器、在其中乘以尺度规整因子1/K2后输出到第二选择器一个输入端，第二垂直滤波器的输出之二直接输出第二选择器的另一个输入端。
所述的一种实现直接二维离散小波变换的电路，其进一步的特征在于(1)所述水平滤波器由4个选择器、4个乘加运算器、5个单位延时寄存器和7个流水线寄存器R1～R7组成第一单位延时寄存器、第一流水线寄存器、第二乘加运算器、第二流水线寄存器、第四单位延时寄存器、第三流水线寄存器、第四乘加运算器、第七流水线寄存器依次串联；第二单位延时寄存器、第一乘加运算器、第四流水线寄存器、第三单位延时寄存器、第五流水线寄存器、第三乘加运算器、第六流水线寄存器、第五单位延时寄存器依次串联；第一单位延时寄存器的输入接入第一选择器、第一单位延时寄存器的输出同时接入第一选择器和第一乘加运算器，第一选择器的输出亦接入第一乘加运算器；第三单位延时寄存器的输出接入第二选择器、第三单位延时寄存器的输入同时接入第二选择器和第二乘加运算器，第二选择器的输出亦接入第二乘加运算器；第四单位延时寄存器的输入接入第三选择器、第四单位延时寄存器的输出同时接入第三选择器和第三乘加运算器，第三选择器的输出亦接入第三乘加运算器；第五单位延时寄存器的输出接入第四选择器、第五单位延时寄存器的输入同时接入第四选择器和第四乘加运算器，第四选择器的输出亦接入第四乘加运算器；(2)所述第一垂直滤波器和第二垂直滤波器的电路结构相同，各由9个线延时器、7个选择器、2个运算处理器以及4个流水线寄存器组成。第一、第二、第三线延时器依次串联，其各自输入信号端再分别连接到第一、第二、第三选择器的一个输入端；第四、第五、第六线延时器依次串联，第六、第三、第四线延时器的输出信号分别连接到第一、第二、第三选择器的另一个输入端；第一、第三选择器输出分别连接到第四选择器的两个输入，第四、第三、第二选择器分别输出到第一乘加运算器的第一、第二和第三输入端；第一乘加器的输出连接到第四线延时器和第一寄存器的输入；第五、第六线延时器的输出分别连接第二、第三寄存器的输入；第一、第二寄存器的输出分别连接第五、第六选择器的一个输入端，第五、第六选择器的输出分别连接到第七选择器的两个输入，第七、第六选择器、第三寄存器的输出分别连接到第二乘加器的第一、第二、第三输入端；第二乘加器的输出连接到第七线延时器和第四寄存器的输入端，第七、第八、第九线延时器依次串联，第七、第九线延时器的输出分别连接第六、第五选择器的另一个输入端，第四寄存器的输出连接到后级的系数规整单元。
所述的一种实现直接二维离散小波变换的电路，(1)所述第一垂直滤波器和第二垂直滤波器的各线延时器可以由n个串联的延时单元和一个n选1选择器组成，n个串联的延时单元中各延时单元分别为N/2n、N/2n、N/2n-1、N/2n-2、…、N/22单位延时寄存器，各个延时单元的输出连接到n选1选择器输入端、n选1选择器的输出作为线延时器的输出；其中N为图像宽度且为2的整数次幂，n取小于等于log2N的任意整数且为小波变换的分解级数；(2)垂直滤波器中运算处理器PE1和PE2各自包括两个加法器、一个乘法器和一个2选1选择器，两个可选择的提升系数连接到选择器的两个数据输入端，选择器输出连接到乘法器的一个数据输入端，外部输入数据IN1和IN2连接到第一加法器的两个数据输入端，第一加法器的输出连接到乘法器的另一个数据输入端，乘法器的输出连接到第二加法器的一个数据输入端，外部输入数据IN3连接到第二加法器的另一个数据输入端，第二加法器的输出为PE1或PE2的输出。
本发明基于提升小波变换算法进行结构数据路径的电路设计，采用并行技术和流水线技术，嵌入式边界数据处理技术及其嵌入式数据下采样技术，实现并行快速和减少系统面积以及系统功率的小波变换VLSI结构设计。本发明电路结构的主体包括1个水平滤波器HF1，以及2个垂直滤波器VF1和VF2。水平滤波器和垂直滤波器并行流水线工作，每个滤波器模块的利用率为100％。该结构采用基于折叠和时分复用的嵌入式数据下采样技术有效减少垂直滤波器用乘法器、加法器运算单元及片内存储器的规模，同时实现了垂直滤波器交替完成垂直方向的高通和低通滤波运算，在一个内部时钟周期并行产生相应的2个滤波系数。提出了采用折叠型结构实现多级小波分解变换的系统结构，在大约2N2(1-4-J)/3时钟周期可完成N×N图像块的J级小波分解变换。
本发明是一种并行的具有快速性能的VLSI电路设计方案。比较同类电路结构，本发明具有更少的系统占用面积和系统功率消耗。提出的电路结构具有快速、规则、低的控制复杂度等特点，非常易于VLSI设计实现。
图1是本发明的电路结构框图。
图2(a)是本发明数据输入读取格式，图2(b)为图1中输入数据串/并转换接口电路图。图中fs代表采样频率，fw代表内部电路工作频率。
图3是图1中系数规整单元电路结构实施例。
图4是图1的水平滤波器HF的电路结构实施例。
图5是图1的垂直滤波器VF1/VF2的电路结构实施例。
图6是图4中线延时器(LD)的结构示图。
图7是图4中乘加运算处理器PE1、PE2的电路结构图。
具体实施例方式
下面结合附图和实施例对本发明进行详细说明。
按照图1的技术方案，给出了小波变换的VLSI设计通用结构图。在本实施例中使用的是IPEG2000标准中推荐的有损压缩小波滤波器-CDF(9/7)双正交小波变换，提出的结构不仅适于此类滤波器。图1的电路包括外部存储器单元EM、输入数据串/并转换接口电路“S/P转换”、水平滤波器HF、第一垂直滤波器VF1和第二垂直滤波器VF2和系数规整单元。
在本实施例中，首先根据图1提出的结构，要求主模块为2输入/2输出结构。图1的电路结构包括一个水平滤波器和两个并行工作的垂直滤波器，所述水平滤波器为2输入/2输出结构，垂直滤波器为单输入/单输出结构。
通过采用2倍于内部工作频率的时钟对原始图像数据进行按行扫描的方式进行数据读取，采样得到一组输入数据x(m，2n)、x(m，2n+1)，并通过2个移位寄存器完成数据的串/并(S/P)转换，从而在每个内部工作时钟得到2个数据的输入，其数据读取方式及输入数据串/并转换接口电路设计如图2(a)和图2(b)所示。
系数规整单元电路结构如图3所示，包括一个乘法器和一个2选1选择器。两个垂直滤波器的输出分别通过一个系数规整单元后输出，其中一个系数规整单元的输出连接到外部缓冲存储器EM。
图1的电路中，水平滤波器和垂直滤波器分别完成沿行和列方向的一维变换。水平滤波器HF完成数据的一维行向变换，在一个内部工作时钟周期产生水平方向的一个低频系数L(m，n)和一个高频系数H(m，n)；水平方向的低频系数L(m，n)输出到第一垂直滤波器VF1的输入端，水平方向的高频系数H(m，n)输出第二垂直滤波器VF2的输入端；通过VF1和VF2分别实现对低频系数和高频系数的一维列向变换，交替产生图像的4个子带低-低频(LL)与低-高频(HL)和高-低频(LH)与高-高频(HH)。
为了减少系统延时，垂直滤波器与水平滤波器级连、并行流水线工作，以及同样沿着行向扫描进行列向变换。水平滤波器和垂直滤波器的结构分别如图4和图5所示。图4中的水平滤波器由4个选择器mux1～mux4、4个乘加运算器PEa～PEd、5个单位延时寄存器D1～D5和7个流水线寄存器R1～R7组成第一单位延时寄存器D1、第一流水线寄存器R1、第二乘加运算器PEb、第二流水线寄存器R2、第四单位延时寄存器D4、第三流水线寄存器R3、第四乘加运算器PEd、第七流水线寄存器R7依次串联；第二单位延时寄存器D2、第一乘加运算器PEa、第四流水线寄存器R4、第三单位延时寄存器D3、第五流水线寄存器R5、第三乘加运算器PEc、第六流水线寄存器R6、第五单位延时寄存器D5依次串联；第一单位延时寄存器D1的输入接入第一选择器mux1、第一单位延时寄存器D1的输出同时接入第一选择器mux1和第一乘加运算器PEa，第一选择器mux1的输出亦接入第一乘加运算器PEa；第三单位延时寄存器D3的输出接入第二选择器mux2、第三单位延时寄存器D3的输入同时接入第二选择器mux2和第二乘加运算器PEb，第二选择器mux2的输出亦接入第二乘加运算器PEb；第四单位延时寄存器D4的输入接入第三选择器mux3、第四单位延时寄存器D4的输出同时接入第三选择器mux3和第三乘加运算器PEc，第三选择器mux3的输出亦接入第三乘加运算器PEc；第五单位延时寄存器D5的输入接入第四选择器mux4、第五单位延时寄存器D5的输出同时接入第四选择器mux4和第四乘加运算器PEd，第四选择器mux4的输出亦接入第四乘加运算器PEd。图5中垂直滤波器的设计结构由9个线延时器LD1～LD9、7个选择器mux1～mux7、2个运算处理器PE1和PE2以及4个流水线寄存器R1～R4组成。线延时器LD1、LD2、LD3串联连接，其输入信号分别连接到选择器mux1、mux2、mux3的一个输入端；线延时器LD4、LD5、LD6串联连接，LD6、LD3、LD4的输出信号分别连接到选择器mux1、mux2、mux3的另一个输入端；选择器mux1和mux3输出连接到选择器mux4的两个输入，选择器mux4、mux3、mux2的输出引脚分别输出到运算处理器PE1的输入端IN1、IN2和IN3；PE1的输出连接到线延时器LD4的输入；同时，PE1、LD5、LD6的输出分别输出到寄存器R1、R2和R3；R3的输出连接到运算处理器PE2的输入IN1，R1和R2的输出分别连接到选择器mux5、mux6的一个输入端，mux5和mux6的输出分别连接到选择器mux7的两个输入。同时，mux7和mux6的输出分别连接到PE2的输入IN1和IN2；PE2的输出连接到线延时器LD7的输入端，同时连接到寄存器R4的输入，R4的输出将连接到下一级的系数规整单元；线延时器LD7、LD8、LD9串联连接，LD7和LD9的输出分别连接到mux6和mux5的另一个输入端。水平滤波器中各乘加运算器PEa～PEb的输出为其第一输入信号与第二输入信号之和乘以提升系数然后与第三输入信号相加；即PEa的输出为I3+a(I1+I2)；PEb的输出为I3+b(I1+I2)；PEc的输出为I3+c(I1+I2)；PEd的输出为I3+d(I1+I2)。垂直滤波器中各线延时器结构如图6所示，其组成包括n个串联的延时单元DUn-DU1和一个n选1选择器mux，延时单元DUn-DU1分别由N/2n、N/2n、N/2n-1、N/2n-2、…、N/22单位延时寄存器串联，该n个延时单元的输出连接到选择器输入端、选择器输出作为线延时器的输出，其中N为图像宽度且为2的整数次幂，n取小于等于log2N的任意整数为小波变换的分解级数。作为一个实施例，当N取128，n取3时，则线延时器包括延时单元DU3、DU2、DU1和一个3选1的选择器，其中DU3由32个单位延时寄存器组成，DU2由32个单位延时寄存器组成，DU1由64个单位延时寄存器组成。垂直滤波器中运算处理器PE1和PE2的内部结构如图7所示，包括两个加法器、一个乘法器和一个2选1选择器，两个可选择的提升系数Coe1和Coe2连接到选择器mux的两个数据输入端，sel为选择器控制信号，选择器mux的输出连接到二输入乘法器mul的一个数据输入端，外部输入数据IN1和IN2连接到第一加法器add1的两个数据输入端，第一加法器的输出连接到乘法器mul的另一个数据输入端，乘法器mul的输出连接到第二加法器add2的一个数据输入端，外部输入数据IN3连接到第二乘法器add2的另一个数据输入端，第二加法器add2的输出为垂直滤波器中运算处理器PE1或PE2的输出。
通过小波变换的提升分解算法，映射得到相应水平滤波器和垂直滤波器实现行向和列向一维小波变换的结构，如图4和图5所示。水平滤波器子块实现在单个工作时钟周期完成2输入/2输出的数据处理，每个垂直滤波器独立实现单个工作时钟周期完成单输入/单输出的数据处理。在水平滤波器子块中，预测与更新提升以及各步提升运算流水线并行执行以提高系统的处理能力，每个内部工作时钟同时产生水平方向的一个低通和一个高通输出；在垂直滤波器子块中，各步中的预测与更新提升运算按行序交替进行，不同步的提升运算并行流水线实现，使得垂直方向的高频和低频输出按行交替产生。
对于J≥2的多级小波分解变换，采用图1所示的折叠结构形式实现。第1级变换产生的低-低频系数缓冲到外部存储器(EM)单元(由于提升小波变换的原位计算的优点，对于图像压缩系统来说，该存储器可由存储原始图像数据的存储器代替)。当第1级变换完成后，通过一个2选1选择器读取缓冲存储器中的数据再进行第2级的变换，此过程一直到要求的分解级数完成为止，并分别交替输出相应的4个子带信号LL(LL)j、LH(LL)j、HL(LL)j和HH(LL)j(j＝0～J-1，J代表最高的分解级数)。
为了减少片内存储器规模和对存储器的访问，采用嵌入式边界数据对称扩展技术进行数据的边界处理，其实现由4×2个2选1的数据选择器来实现，见图4的mux1～mux4和图5的mux4、mux7所示。实现前向变换的嵌入式边界数据扩展算法如下(1)一维行向变换的嵌入式边界数据对称扩展处理算法 for i＝1，2.(1a) for i＝1，2.(1b)式中L(0)(m，n)＝x(m，2n)为偶数列样本，H(0)(m，n)＝x(m，2n+1)为奇数列样本。
(2)一维列向变换的嵌入式边界数据对称扩展处理算法 for i＝1，2.(2a)
for i＝1，2.(2b) for i＝1，2.(2c) for i＝1，2.(2d)式(1)和(2)中，s1＝a，s2＝c；t1＝b，t2＝d为9/7小波变换的提升系数，LL(0)(m，n)＝L(2)(2m，n)，HL(0)(m，n)＝L(2)(2m+1，n)，LH(0)(m，n)＝H(2)(2m，n)，HH(0)(m，n)＝H(2)(2m+1，n)。
整个系统内部统一在一个单相的时钟控制下同步流水线工作，控制逻辑和控制电路非常简单。本发明还对提出的结构进行了分析，并将本发明提出的结构与其它比较有效的结构进行了性能比较，其中包括P.Wu(2001)的基于多项式分解和系数折叠技术的直接二维结构[1]，兰旭光等(2004)提出的基于内部并行思想的高效并行结构[2]，以及刘雷波等(2002)提出的基于“空间组合推举算法”的递归金字塔结构[3]。其中的结构[1]是基于卷积运算的小波变换实现，结构[2]，[3]是基于提升小波变换算法提出的。结构[1]和主要是针对正交小波的优化结构，其选取的滤波器长度为K。详细比较结果见表1。
比较结果显示，本发明具有更好的性能，特别是在运算单元的数目、中间存储器规模和控制电路的复杂性方面均有良好的表现。
表1性能比较K，滤波器长度；J分解级数；N图像行宽。
权利要求
1.一种并行二维离散小波变换电路，包括依次电信号连接的选择器、数据串/并转换接口电路、主变换电路；主变换电路为2输入/2输出结构，包括一个水平滤波器、与其输出分别连接的并行的第一垂直滤波器和第二垂直滤波器以及输出系数规整单元，所述水平滤波器为2输入/2输出结构，垂直滤波器均为单输入/单输出结构，第一垂直滤波器和第二垂直滤波器输出连接输出系数规整单元；输出系数规整单元的一个输出电信号连接到外部存储器、后者输出至选择器的一个输入端。
2.如权利要求1所述的一种并行二维离散小波变换电路，其特征在于(1)所述数据串/并转换接口电路由2个移位寄存器串联组成，各个移位寄存器的输出分别对应连接到水平滤波器的两个输入端，完成数据的串/并转换，从而在每个内部工作时钟得到2个数据的输入；(2)所述输出系数规整单元由两个乘法器和两个2选1选择器组成第一垂直滤波器的输出之一连接第一乘法器、在其中乘以尺度规整因子K2后输出到第一选择器的一个输入端，第一垂直滤波器的输出之二直接输出到第一选择器的另一个输出端；第二垂直滤波器的输出之一连接第二乘法器、在其中乘以尺度规整因子1/K2后输出到第二选择器一个输入端，第二垂直滤波器的输出之二直接输出第二选择器的另一个输入端。
3.如权利要求1或2所述的一种并行二维离散小波变换电路，其特征在于(1)所述水平滤波器由4个选择器、4个乘加运算器、5个单位延时寄存器和7个流水线寄存器R1～R7组成第一单位延时寄存器、第一流水线寄存器、第二乘加运算器、第二流水线寄存器、第四单位延时寄存器、第三流水线寄存器、第四乘加运算器、第七流水线寄存器依次串联；第二单位延时寄存器、第一乘加运算器、第四流水线寄存器、第三单位延时寄存器、第五流水线寄存器、第三乘加运算器、第六流水线寄存器、第五单位延时寄存器依次串联；第一单位延时寄存器的输入接入第一选择器、第一单位延时寄存器的输出同时接入第一选择器和第一乘加运算器，第一选择器的输出亦接入第一乘加运算器；第三单位延时寄存器的输出接入第二选择器、第三单位延时寄存器的输入同时接入第二选择器和第二乘加运算器，第二选择器的输出亦接入第二乘加运算器；第四单位延时寄存器的输入接入第三选择器、第四单位延时寄存器的输出同时接入第三选择器和第三乘加运算器，第三选择器的输出亦接入第三乘加运算器；第五单位延时寄存器的输出接入第四选择器、第五单位延时寄存器的输入同时接入第四选择器和第四乘加运算器，第四选择器的输出亦接入第四乘加运算器；(2)所述第一垂直滤波器和第二垂直滤波器的电路结构相同，各由9个线延时器、7个选择器、2个运算处理器以及4个流水线寄存器组成。第一、第二、第三线延时器依次串联，其各自输入信号端再分别连接到第一、第二、第三选择器的一个输入端；第四、第五、第六线延时器依次串联，第六、第三、第四线延时器的输出信号分别连接到第一、第二、第三选择器的另一个输入端；第一、第三选择器输出分别连接到第四选择器的两个输入，第四、第三、第二选择器分别输出到第一乘加运算器的第一、第二和第三输入端；第一乘加器的输出连接到第四线延时器和第一寄存器的输入；第五、第六线延时器的输出分别连接第二、第三寄存器的输入；第一、第二寄存器的输出分别连接第五、第六选择器的一个输入端，第五、第六选择器的输出分别连接到第七选择器的两个输入，第七、第六选择器、第三寄存器的输出分别连接到第二乘加器的第一、第二、第三输入端；第二乘加器的输出连接到第七线延时器和第四寄存器的输入端，第七、第八、第九线延时器依次串联，第七、第九线延时器的输出分别连接第六、第五选择器的另一个输入端，第四寄存器的输出连接到后级的系数规整单元。
4.如权利要求1或2所述的一种并行二维离散小波变换电路，其特征在于(1)所述第一垂直滤波器和第二垂直滤波器的各线延时器由n个串联的延时单元和一个n选1选择器组成，n个串联的延时单元中各延时单元分别为N/2n、N/2n、N/2n-1、N/2n-2、…、N/22单位延时寄存器，各个延时单元的输出连接到n选1选择器输入端、n选1选择器的输出作为线延时器的输出；其中N为图像宽度且为2的整数次幂，n取小于等于log2N的任意整数且为小波变换的分解级数；(2)垂直滤波器中运算处理器PE1和PE2各自包括两个加法器、一个乘法器和一个2选1选择器，两个可选择的提升系数连接到选择器的两个数据输入端，选择器输出连接到乘法器的一个数据输入端，外部输入数据IN1和IN2连接到第一加法器的两个数据输入端，第一加法器的输出连接到乘法器的另一个数据输入端，乘法器的输出连接到第二加法器的一个数据输入端，外部输入数据IN3连接到第二加法器的另一个数据输入端，第二加法器的输出为PE1或PE2的输出。
5.如权利要求3所述的一种并行二维离散小波变换电路，其特征在于(1)所述第一垂直滤波器和第二垂直滤波器的各线延时器由n个串联的延时单元和一个n选1选择器组成，n个串联的延时单元中各延时单元分别为N/2n、N/2n、N/2n-1、N/2n-2、…、N/22单位延时寄存器，各个延时单元的输出连接到n选1选择器输入端、n选1选择器的输出作为线延时器的输出；其中N为图像宽度且为2的整数次幂，n取小于等于log2N的任意整数且为小波变换的分解级数；(2)垂直滤波器中运算处理器PE1和PE2各自包括两个加法器、一个乘法器和一个2选1选择器，两个可选择的提升系数连接到选择器的两个数据输入端，选择器输出连接到乘法器的一个数据输入端，外部输入数据IN1和IN2连接到第一加法器的两个数据输入端，第一加法器的输出连接到乘法器的另一个数据输入端，乘法器的输出连接到第二加法器的一个数据输入端，外部输入数据IN3连接到第二加法器的另一个数据输入端，第二加法器的输出为PE1或PE2的输出。
全文摘要
一种并行二维离散小波变换电路，属于图像数据处理技术领域，特别涉及并行二维离散小波变换的硬件实现。目的在于减少硬件成本和系统延时，并基于线扫描输入条件以超大规模集成电路(VLSI)结构设计实现并行快速直接二维离散小波变换，本发明包括依次电信号连接的选择器、数据串/并转换接口电路、主变换电路；主变换电路为2输入/2输出结构，包括一个水平滤波器、与之连接的并行的第一垂直滤波器和第二垂直滤波器，第一垂直滤波器和第二垂直滤波器输出连接输出系数规整单元，水平滤波器为2输入/2输出结构，各垂直滤波器为单输入/单输出结构，输出系数规整单元的一个输出电信号连接到外部存储器、后者输出至选择器的一个输入端。
文档编号H04N7/30GK1589021SQ200410060920
公开日2005年3月2日 申请日期2004年9月28日 优先权日2004年9月28日
发明者熊承义, 田金文, 柳健 申请人:华中科技大学