专利名称：基于大规模可编程逻辑器件的沃尔什码平滑化装置的制作方法
技术领域：
本装置是一种应用于码分多址(Code Division Multiple Access，以下简称CDMA)移动通信系统的沃尔什码平滑化实现装置，属于CDMA移动通信系统的技术领域。
背景技术：
在CDMA移动通信系统中，不同的用户传输信息所用的信号是用各自不同的编码序列来区分，或者说靠信号的不同波形来区分。因而希望码型的正交性要好，以便让多个用户同时、同一个频率使用而互不干扰。沃尔什码具有理想的正交性，其归一化自相关值等于1，互相关值等于0。因此，在CDMA通信系统中，采用沃尔什码作为地址码使用，以区分不同信道和用户，是一种较佳的选择，已被IS-95等标准采用。但是沃尔什码的函数值在+1和-1之间不断跳变，从频域角度而言，阶跃脉冲含有许多谐波分量；并且在码分多址通信系统中采用沃尔什码作为扩频码，由于扩频码的频率必须很高才能起到扩展频谱的作用，那么这样的跳变将非常多。频率资源是一种宝贵的资源，由于无线电通信技术的蓬勃发展，频率资源不断地分配到不同的用途中去，剩余的可利用的频率段已经很有限了。因此，节省频率资源，提高频带利用率已成为评价一个通信系统性能高低的一个重要指标。但由于谐波存在而使频带展宽，因此设法使沃尔什码+1与-1之间的阶跃跳变改为平滑过渡，可以有效减少谐波，增强系统的抗干扰能力。再者，平滑化技术虽然压缩了频带宽度，但传送的信息量并没有减少，从而可以提高频带利用率。文献中详细讨论了沃尔什码的平滑化方法及沃尔什码平滑化前后在CDMA通信系统中的性能对比，计算机仿真结果表明，频带利用率可以提高30％以上。文献中详细讨论了沃尔什码平滑化后对正交性能的影响，论证了采用平滑化沃尔什码作为CDMA系统的地址码，只要合适的选择过渡区的大小，对沃尔什码的正交性影响很小，从而可以保证CDMA通信系统不受影响。但这两篇文献均主要是从理论上讨论平滑化沃尔什码在CDMA通信系统中的性能，只简单介绍了沃尔什码平滑化实现电路的设计思想，并未研究沃尔什码平滑化实现的具体方法，特别集成化的实现方法。针对于此状况并考虑到CDMA系统设备集成化的需要以及对稳定性、可靠性和升级换代灵活性的要求，本沃尔什码平滑化装置采用FPGA或CPLD器件来实现。
技术内容技术问题本实用新型的发明目的是提供一种实现方法简便、结构简单、用FPGA或CPLD器件单片集成的基于大规模可编程逻辑器件的沃尔什码平滑化装置，从而可以提高CDMA通信系统的频谱利用率，并便于整个CDMA通信系统实现集成化。
技术方案本实用新型的基于大规模可编程逻辑器件的沃尔什码平滑化装置，由寄存器、二选一选择器、可预置计数器、第一减法器、乘法器、第二减法器、存储器、地址计数器、移位寄存器和平滑函数存储器所组成；可预置计数器的输入端接“预置值”和“时钟clk”信号，可预置计数器的输出端分别接二选一选择器和寄存器的输入端，寄存器的输出端接二选一选择器，二选一选择器的输出端分别接第一减法器存储器、移位寄存器，存储器的输出端分别接第一减法器、第二减法器，地址计数的输出端接平滑函数存储器，平滑函数存储器、一减法器的输出端分别接乘法器，乘法器的输出端接第二减法器，第二减法器的输出端接移位寄存器，由移位寄存器输出信号。
该装置由一片带内部存储器的FPGA或CPLD器件构成，即构成单片集成系统，其内部按照沃尔什码平滑化理论方法，将平滑化过程分成0通道实现和1通道实现两个部分，其中0通道部分完成过渡区的平滑化过程，1通道部分通过沃尔什码元的主要部分，两个通道在可预置值计数器的控制下交替工作。
该装置也可由计数器、减法器、乘法器、选择器、存储器、移位寄存器的集成电路组合构成。
有益效果用这种方案设计的沃尔什码平滑化装置，将电子线路中的计数器、乘法器、存储器等由FPGA或CPLD器件的内部资源来实现，整个装置实际上就是一片集成电路，因此该装置具有体积小、速度快、可靠性高等优点，并且有利于CDMA移动通信系统的集成化和小型化。另外由于FPGA或CPLD器件芯片具有可编程的特性，可以十分方便的通过下载电路对该装置进行升级或改变其中参数设置，以满足各种应用场合的需要。应用于移动通信系统，可使CDMA移动通信系统明显的压缩带宽，提高频谱利用率。
图1是相邻切普之间连续变化波形图。
图2是过渡区变化示意图。
图3是平滑化沃尔什码的产生电路结构图。其中有寄存器1、二选一选择器2、可预置计数器3、第一减法器4、乘法器5、第二减法器6、存储器7、地址计数8、移位寄存器9、平滑函数存储器10。
图4是沃尔什码平滑化装置电路图。
具体实施方式
以下结合附图对本实用新型做进一步的说明本实用新型的基于FPGA或CPLD器件的沃尔什码平滑化装置，由寄存器、二选一选择器、可预置计数器、第一减法器、乘法器、第二减法器、存储器、地址计数器、移位寄存器和平滑函数存储器所组成；可预置计数器的输入端接“预置值”和“时钟clk”信号，可预置计数器的输出端分别接二选一选择器和寄存器的输入端，寄存器的输出端接二选一选择器，二选一选择器的输出端分别接第一减法器存储器、移位寄存器，存储器的输出端分别接第一减法器、第二减法器，地址计数的输出端接平滑函数存储器，平滑函数存储器、第一减法器的输出端分别接乘法器，乘法器的输出端接第二减法器，第二减法器的输出端接移位寄存器，由移位寄存器输出信号。
该装置由一片带内部存储器的FPGA或CPLD器件构成，即构成单片集成系统，其内部按照沃尔什码平滑化理论方法，将平滑化过程分成0通道实现和1通道实现两个部分，其中0通道部分完成过渡区的平滑化过程，1通道部分通过沃尔什码元的主要部分，两个通道在可预置值计数器的控制下交替工作。0通道电路(即平滑化功能电路)，由寄存器、存储器、乘法器、减法器和计数器等构成，所有这些功能模块都封装在一片带内部存储器的FPGA或CPLD中，由片内资源实现，并且当相邻两个沃尔什码元值相同时，平滑化功能电路能自动进行处理，使平滑函数不起作用，从而避免误平滑。
该装置由也可由计数器、减法器、乘法器、选择器、存储器、移位寄存器的集成电路组合构成。
典型的沃尔什码如图1中虚线所示，在编码理论中，通常把一个扩频码元宽度称为一个切普(Chip)。从图中可以看出从一个切普转换到另一个切普时在边缘会引起跳变，跳变脉冲含有许多的谐波分量，所以如果在切普之间的跳变区用平滑过渡代替剧烈跳变，必将大大减少谐波分量，从而使CDMA通信系统可以明显的减少带宽，提高频带利用率。图中δ为一个切普的时间周期，τ为每一个切普的过渡时间，r为每一个切普的主要区间。
所以本沃尔什码平滑化电路装置采用如下的平滑函数 其中2τ表示过渡区的宽度，且2τ＝kδ(0＜k≤1)。
有了平滑函数后，我们就可以来构造平滑化沃尔什码，设Wc是当前切普的值，Wn是下一个切普的值，在过渡区沃尔什码的值为W(t)＝Wc-ΔW*S(t)其中ΔW＝Wc-Wn，在过渡区外沃尔什码保持原值不变。过渡区波形如2所示。由于沃尔什码的取值为+1和-1，所以ΔW可能的取值为0、+2和-2，当ΔW＝0时说明连续两个切普的值相同，无须进行平滑化；当ΔW＝+2或-2时说明切普值发生跳变，此时要进行平滑化。沃尔什码平滑化电路如图3所示，由于仅涉及到数字信号的减法、乘法等，所以由一片带内部存储器的FPGA或CPLD来实现，下面结合图3具体讲述实现过程。
普通沃尔什码发生器产生的沃尔什码由FPGA或CPLD器件的输入端口输入，暂存在寄存器1中，寄存器1是一个带低电平有效输入使能端的寄存器。图中二选一选择器的作用在于判断此时输入的非平滑化沃尔什码是进入0通道还是进入1通道，作用相当于一个可控开关。二选一选择器的控制端与双可预置值计数器的一个输出端相连。该计数器的特点是具有两个预置值，两个输出端A和B。其中输出端A与二选一选择器的控制端相连，输出端B与寄存器1的输入使能端相连。计数器从预置值1减到0的过程为沃尔什码的平滑化过渡区间，此时计数器A输出端输出为0，B输出端输出为1，二选一选择器选择0通道，即进行平滑化处理。当预置值1递减到0，则意味着平滑化过渡区结束，此时计数器内部由0翻转到预置值2，从预置值2开始递减(直至减到0再翻转回预置值1)，与此同时计数器的输出端A也翻转为1，而输出端B保持1不变，从而二选一选择器开通1通道，此阶段产生每一个沃尔什码的主要区间。所以通过改变双可预置值计数器的两个预置值，就可以控制过渡区在整个切普中所占的比例，从而产生不同的平滑效果，也即过渡区宽度是可控的。这样的计数器若用分立元件设计将十分麻烦，但利用甚高速集成电路硬件描述语言(Very High SpeedIntegrated Circuit Hardware Description Language，以下简称VHDL语言)进行设计则相当方便，可用两个进程分别实现两种递减计数，进程之间利用信号量建立关联，确保当一个进程计数结束时，另一个进程随即开始计数。计数器的预置值可利用FPGA或CPLD器件的I/O口由外部读入。
0通道由两个减法器、乘法器、存储器和寄存器2等构成。其中寄存器2为两个通道共用的，存放着当前切普的值Wc；存储器中存放的是平滑函数S(t)抽样后的量化值，考虑到虽然FPGA或CPLD器件的集成度越来越高，内部容量越来越大，但片内资源毕竟有限，我们选取S(t)的64个均匀抽样点，经8位量化后存入该存储器，实验表明该量化精度足以满足使用需要。减法器1完成Wc-Wn运算，其输出值即是ΔW；减法器2完成Wc-ΔW*S(t)的运算，其中ΔW*S(t)的运算由8位乘法器完成。当相邻两个沃尔什码值相同时(即无跳变时)，则ΔW＝0，此时0通道输出实际上仍是Wc，因而不会发生误平滑。1通道在选通后直接输出沃尔什码的主要区间，同时将值转入寄存器2中，以Wn代替Wc，为下一个切普的平滑化作准备。在计数器的预置值2减到0后，计数器内部再次进行翻转，由0回到预置值1，同时计数器的输出端A由1变成0，通知二选一选择器开通0通道，与此同时输出端B由1变成0，寄存器1输入使能信号有效，新的沃尔什码输入。由于有计数器控制二选一选择器的两个通道的开关，所以两个通道是交替开通的，因而两个通道的值是顺序相连的，移位寄存器中保存的就是平滑化后的沃尔什码。
不仅计数器，FPGA或CPLD内部功能，都可利用VHDL语言编程实现，
具体的内部连线可由仿真软件(如Altera公司的MaxplusII或QuartusII软件)的综合器自动布线完成。
0通道电路(即平滑化功能电路)，由寄存器、存储器、乘法器、减法器和计数器等构成，所有这些功能模块都封装在一片带内部存储器的FPGA或CPLD中，由片内资源实现，并且当相邻两个沃尔什码元值相同时，平滑化功能电路能自动进行处理，使平滑函数不起作用，从而避免误平滑。
权利要求1.一种基于大规模可编程逻辑器件的沃尔什码平滑化装置，其特征是该装置由由寄存器(1)、二选一选择器(2)、可预置计数器(3)、第一减法器(4)、乘法器(5)、第二减法器(6)、存储器(7)、地址计数(8)、移位寄存器(9)、平滑函数存储器(10)所组成；可预置计数器(3)的输入端接“预置值”和“时钟”信号，可预置计数器(3)的输出端分别接二选一选择器(2)和寄存器(1)的输入端，寄存器(1)的输出端接二选一选择器(2)，二选一选择器(2)的输出端分别接第一减法器(4)、存储器(7)、移位寄存器(9)，存储器(7)的输出端分别接第一减法器(4)、第二减法器(6)，地址计数器(8)的输出端接平滑函数存储器(10)，平滑函数存储器(10)、第一减法器(4)的输出端分别接乘法器(5)，乘法器(5)的输出端接第二减法器(6)，第二减法器(6)的输出端接移位寄存器(9)，由移位寄存器(9)输出信号。
2.根据权利要求1所述的基于大规模可编程逻辑器件的沃尔什码平滑化装置，其特征是该装置由一片带内部存储器的FPGA或CPLD器件构成，即构成单片集成系统，其内部按照沃尔什码平滑化理论方法，将平滑化过程分成0通道实现和1通道实现两个部分，其中0通道部分完成过渡区的平滑化过程，1通道部分通过沃尔什码元的主要部分，两个通道在可预置值计数器的控制下交替工作。
专利摘要基于大规模可编程逻辑器件的沃尔什码平滑化装置是一种应用于码分多址(CDMA)移动通信系统的沃尔什码平滑化实现装置，该装置中，可预置计数器(3)的输入端接“预置值”和“时钟”信号，输出端分别接二选一选择器(2)和寄存器(1)的输入端，寄存器(1)的输出端接二选一选择器，二选一选择器的输出端分别接第一减法器(4)、存储器(7)、移位寄存器(9)，存储器的输出端分别接第一减法器、第二减法器(6)，地址计数器(8)的输出端接平滑函数存储器(10)，平滑函数存储器、第一减法器的输出端分别接乘法器(5)，乘法器的输出端接第二减法器(6)，第二减法器的输出端接移位寄存器(9)，由移位寄存器输出信号。
文档编号H04J13/02GK2689605SQ200420026189
公开日2005年3月30日 申请日期2004年4月12日 优先权日2004年4月12日
发明者柯炜, 殷奎喜, 赵华, 马静 申请人:南京师范大学