专利名称：前向纠错映射和去映射技术的制作方法
技术领域：
此处公开的主题通常涉及前向纠错映射技术。
背景技术：
用于光传输网络(OTN)的ITU-TG.709/Y.1331接口(2001年2月)描述了一种协定，用于光传输网络(OTN)标准与同步光网络(SONET)或同步数字层(SDH)标准之间的信号转换。G.709描述了作为控制传输数据中的错误的方式的前向纠错(FEC)。FEC信息与数据一同传输，并且可以由接收机使用以便检查和纠正数据。G.709描述了用于确定并将FEC信息映射到OTN帧中的指定位置的Reed-Solomon编码器/解码器技术，以及用于处理和去映射FEC信息的技术。
在本说明书的结束部分中特别地指出了关于本发明的主题，并且对其提出了清楚的权利要求。然而，针对操作的组织和方法，在结合附图阅读时参考下面的详细描述，可以最佳地理解本发明，其中图1A示出了可以使用本发明的实施例的发射机系统的实现方案；图1B示出了可以使用本发明的实施例的接收机系统的实现方案；图2A～2E示出了根据本发明的实施例的变化格式的帧；图3示出了根据本发明的实施例的编码器；图4A和4B示出了示例性的帧流；以及图5示出了根据本发明的实施例的解码器。
应当注意，在不同的图中使用相同的参考数字表示相同或相似的元件。
具体实施例方式
图1A示出了可以使用本发明的实施例的发射机系统10的实现方案。系统10可以包括网络11、客户端信号处理器12、封装系统13、输出系统14和总线15。
网络11可以提供处理器12和其他设备，诸如包处理器(未示出)和/或交换结构(未示出)之间的相互通信。网络11可以遵循一个或多个下列标准10千兆位附加单元接口(XAUI)(在IEEE 802.3、IEEE 802.3ae和相关标准中描述)、(串行外围接口(SPI))、I2C、通用串行总线(USB)、IEEE 1394、千兆位媒体独立接口(GMII)(在IEEE 802.3、IEEE 802.3ae和相关标准中描述)、外设部件互连(PCI)、10位接口(TBI)、和/或供应商特定多源协议(MSA)协议。总线15可以提供客户端信号处理器12、和/或封装系统13、和/或输出系统14和其他设备，诸如存储设备(未示出)、或微处理器(未示出)之间的相互通信。
处理器12可以执行遵循例如以太网(如例如IEEE 802.3和相关标准中描述的)的媒体访问控制(MAC)编码。封装系统13可以执行遵循例如ITU-TG.709的成帧和封装；和/或遵循例如ITU-TG.975的前向纠错(FEC)编码。封装系统13可以使用本发明的某些实施例。输出系统14可以从封装系统13提供的信号中去除抖动，并且准备信号用于传输到网络16，其可以是光或电的格式。例如，网络16可以遵循OTN。
在一个实现方案中，发射机系统10的部件可以在相同的集成电路中实现。在另一实现方案中，发射机系统10的部件可以在若干个集成电路中实现，该若干个集成电路使用例如总线或印刷电路板的传导引线相互通信。
图1B示出了可以使用本发明的实施例的接收机系统20的实现方案。系统20可以包括输入系统22、解封装系统23、客户端信号处理器24、网络26和总线27。输入系统22可以接收来自网络21的信号，并且准备该信号用于由接收机系统20处理。例如，输入系统22可以将光信号转换为电格式和/或从来自网络的信号中去除抖动。解封装系统23可以执行遵循例如ITU-TG.709的光传输网络(OTN)去成帧和解封装；和/或遵循例如ITU-TG.975的前向纠错(FEC)处理。解封装系统23可以使用本发明的某些实施例。处理器24可以执行遵循例如以太网的媒体访问控制(MAC)处理。
网络26可以提供处理器24和其他设备，诸如包处理器(未示出)、交换结构(未示出)和/或光网络(未示出)之间的相互通信。网络26可以利用与网络11相似的通信技术。总线27可以提供输入系统22和/或解封装器23和/或处理器24和其他的设备，诸如存储设备(未示出)或微处理器(未示出)之间的相互通信。
在一个实现方案中，接收机系统20的部件可以在相同的集成电路中实现。在另一实现方案中，接收机系统20的部件可以在若干个集成电路中实现，该若干个集成电路使用例如总线或印刷电路板的传导引线相互通信。
图2A～2E示出了相应的格式400、500、501、502和401的帧。帧格式400可以遵循G.709 OTU2帧格式，尽管可以使用其他的格式。帧格式400可以包括管理开销、客户端数据、和纠错部分。帧格式400可以具有固定长度和固定数目的行。在一个示例中，客户端数据部分可以包括根据SONET或OTN标准的数据。
帧格式500可以包括第一部分，其包括客户端数据(来自帧格式400)、G.709开销信息(来自帧格式400)和为列奇偶信息保留的空间的混合，以及为行奇偶信息保留的第二部分。可以在第一部分中对角地提供为列奇偶信息保留的空间。可以通过下列参数配置帧格式500列数目、行数目、在第一部分中提供的列奇偶信息的角度和厚度、和行奇偶信息的尺寸。参数可被设置为将为帧格式400中的客户端数据(来自帧格式400)和G.709开销信息(来自帧格式400)保留的位百分比维持为与帧格式500中的相同的百分比。
在一个实现方案中，如图4A所示，格式500的帧可以作为单独帧的连续序列以级联的方式流动。在该级联方式下，在两个连续的格式500的帧之间可能没有时间间隙。还可以使用交错的方式处理格式500，诸如发明人Poppinga和Kauschke在2002年4月1日提交的美国专利申请No.10/113,190中描述的。如图4B所示，交错方式可以包括作为单独帧的连续序列而流动的格式500的帧，除了格式500的单一帧的列奇偶信息扩展到多个格式500的帧上。此处，关于“格式500”或“帧格式500”的参考可以指以级联或交错方式的流动。
帧格式501可以具有与帧格式500相似的结构，但是具有插入在为列奇偶信息保留的空间中的列奇偶信息。帧格式502可以具有与帧格式501相似的结构，但是具有插入在为行奇偶信息保留的空间中的行奇偶信息。同格式500相似，格式501和502可以通过级联或交错的方式流动。
帧格式401可以同帧格式400相似，至少除了纠错部分可以包括列和行奇偶信息以及同步信息。例如，可以按照在格式502的帧中存储的相似的顺序来存储列和行奇偶信息。同步信息可以指出列和行奇偶信息在帧格式502中的位置。同步信息可以存储在帧格式401的纠错部分中的预定位置中。在一个实现方案中，可以在每个格式401的帧中定义同步信息，但是也可以出现在每N个格式401的帧中，其中N是大于1的整数。可替换地，可以通过这样的方式划分同步信息，即每个帧一部分同步信息将被传输，由此可以采用整数N个格式401的帧(其中N大于1)来传输单一的格式401的帧的完整的同步信息。管理开销和客户端数据可以被映射到帧401中的同帧400中的那些位置相似的位置。
图3示出了根据本发明的实施例，在编码器600中的本发明的实施例。编码器600的一个实现方案可以包括同步器602、第一映射器604、列编码器606、行编码器608和第二映射器610。参考在各个图2A～2E中示出的具有格式400、500、501、502、和401的帧。
编码器600可以作为任何下列方式实现或者作为其组合实现硬连线逻辑、由存储设备存储并由微处理器执行的软件、固件、专用集成电路(ASIC)、和/或现场可编程门阵列(FPGA)。
同步器602可以跟踪格式500的帧中列和行奇偶信息的位的位置。同步器602可以向列编码器606、行编码器608和第二映射器610提供列和行奇偶信息的位的位置。同步器602可以存储格式401的帧中的同步信息。该同步信息可以表示格式500的帧中列和行奇偶信息的时序和相位位置。
第一映射器604可以将帧从格式400转换到格式500。第一映射器604可以为列奇偶信息保留空间以及为行奇偶信息保留空间。在被示为“客户端数据和OH”的格式500内部的位置中，第一映射器604可以插入客户端数据和管理开销。第一映射器604可以将为列和行奇偶信息保留的位初始化为零。在一个实现方案中，编码器600可以基于所需的FEC保护的级别来改变格式500的帧的参数。
列编码器606可以将列奇偶信息插入到格式500的帧中为列奇偶信息保留的空间中。行编码器608可以将行奇偶信息插入到格式500的帧中为行奇偶信息保留的空间中。例如，Bose、Chaudhuri和Hocquenghem(BCH)或者Reed Solomon(RS)编码技术可用于确定存储在帧格式500中的列和行奇偶信息。列和行奇偶信息的计算可以基于处理客户端数据。列和行奇偶信息的计算还可以基于诸如开销值的参数以及帧格式502的参数，其包括但不限于列数目、行数目、列奇偶信息的角度和厚度、和行奇偶信息的尺寸。
第二映射器610可以将帧从格式502转换到格式401。第二映射器610可以将客户端数据和管理开销映射到与格式400相似的格式401的帧内部的位置中，并且可以将列和行奇偶信息以及同步信息映射到格式401的帧的纠错部分中。格式401的帧可被传输到诸如光网络或电网络的网络。
编码器600可以提供比G.709中规定的更强大的FEC编码保护。因此，通过使用编码器600，信号可以在引入了更高的位误差的系统上传输。在不改变传输的帧结构或客户端数据和管理开销的线速率的情况下，编码器600可以提供比G.709中规定的更强大的FEC保护。
图5示出了根据本发明的实施例在解码器700中的本发明的实施例。解码器700的一个实现方案可以包括同步信息提取器702、第三映射器704、列和行解码器级706、和第四映射器708。参考在各个图2A～2E中示出的具有格式400、500、501、502、和401的帧。例如，解码器700可以处理通过网络传输的、并且来自使用同编码器600相似的编码器的发射机的格式401的帧。
解码器700可以作为任何下列方式实现或者作为其组合实现硬连线逻辑、由存储设备存储并由微处理器执行的软件、固件、专用集成电路(ASIC)、和/或现场可编程门阵列(FPGA)。
同步信息提取器702可以从格式401的帧中提取同步信息。同步信息提取器702可以提供列和行奇偶信息在格式502的帧中的位置。
第三映射器704可以将帧从格式401转换到格式502。例如，第三映射器704可以读取在格式401的帧的纠错部分中存储的列和行奇偶信息。例如，第三映射器704可以将列和行奇偶信息存储在由同步信息指出的格式502的帧中的位置。
列和行解码器级706可以对存储在格式502的帧中的列和行位信息解码。例如，在一个实现方案中，列和行解码器级706可以利用BCH或RS技术来处理列和行位信息，并且确定该处理过的列和行位信息是否是正确的。基于处理过的列和行位信息，列和行解码器级706可以执行管理开销、客户端数据和奇偶信息的检错和/或纠错。列和行解码器级706还可以计算格式500的帧中的错误统计。例如，错误统计可以涉及由格式500的帧利用的带宽的百分比。例如，错误统计可以涉及管理开销和客户端数据。
在一个实现方案中，列和行解码器级706可以通过交替处理行和列并且执行至少两个行或列处理，来执行迭代解码。例如，列和行解码器级706可以交替处理格式502的帧的所有行、格式502的帧的所有列、以及(再一次地)格式502的帧的所有行，或者处理所有列、所有行、以及(再一次地)所有列。在一个实现方案中，列和行解码器级706可以通过下列方式执行位处理格式502的帧的所有行、格式502的帧的所有列、(再一次地)所有行、(再一次地)所有列、以及(再一次地)所有行。在一个实现方案中，列和行解码器级706可以通过每个一次进行位处理所有行和所有列，来执行级联的解码。
第四映射器708可以将帧从格式502转换到格式400或格式401。第四映射器708可以将客户端数据和管理开销映射到格式400或401的帧内部的其原始位置中。第四映射器708可以使用同针对第二映射器610描述的相似的技术，以将格式502的帧转换到格式401。
修改方案附图和前面的描述给出了本发明的示例。然而，本发明的范围并非由这些具体的示例限定。多种变化方案，不论其是否在说明书中给出，诸如结构、尺寸和材料使用上的差别，都是可行的。本发明的范围至少如同附属权利要求给出的范围。
权利要求
1.一种方法，包括接收第一帧，其中第一帧包括开销部分和数据部分；将第一帧转换为第二帧，其中第二帧包括可编程的尺寸，并且其中第二帧包括列和行奇偶信息以及开销部分和数据部分；指定列和行奇偶信息在第二帧中的位置，其中同步信息表示列和行奇偶信息位置；和将第二帧转换为第三帧，其中第三帧包括开销部分、数据部分、列和行奇偶信息、以及同步信息。
2.权利要求1的方法，其中第二帧中的开销部分和数据部分的百分比与第一帧中的开销部分和数据部分的百分比相等。
3.权利要求1的方法，其中第二帧包括可配置的长度和宽度。
4.权利要求1的方法，其中在第二帧中列和行奇偶信息位置是可编程的。
5.权利要求1的方法，其中将第一帧转换为第二帧包括在第二帧中保留列和行奇偶位置；和在保留的位置中插入列和行奇偶信息。
6.权利要求1的方法，其中将第一帧转换为第二帧包括执行Bose、Chaudhuri和Hocquenghem编码以提供列和行奇偶信息。
7.权利要求1的方法，其中将第一帧转换为第二帧包括执行ReedSolomon编码以提供列和行奇偶信息。
8.权利要求1的方法，其中第三帧包括纠错部分，并且进一步包括在纠错部分中存储同步信息。
9.权利要求1的方法，其中第三帧与第一帧尺寸相同。
10.权利要求1的方法，其中可编程尺寸基于前向纠错编码的级别。
11.权利要求1的方法，进一步包括指定同步信息在第三帧中的位置。
12.权利要求1的方法，其中第二帧的级联方式是面向流或块的。
13.一种方法，包括接收第一帧，其中第一帧包括开销部分、数据部分和同步信息；将第一帧转换为第二帧，其中第二帧包括可编程的尺寸，并且包括列和行奇偶信息，并且进一步包括开销部分和数据部分；对第二帧执行前向纠错；和将第二帧转换为第三帧，其中第三帧包括开销部分和数据部分。
14.权利要求13的方法，其中将第一帧转换为第二帧进一步包括基于同步信息确定列和行奇偶信息在第二帧中的位置；和在确定的位置中提供列和行奇偶信息。
15.权利要求13的方法，其中执行前向纠错包括执行迭代前向纠错。
16.权利要求13的方法，其中执行前向纠错包括执行级联前向纠错。
17.权利要求13的方法，其中执行前向纠错包括执行Bose、Chaudhuri和Hocquenghem处理。
18.权利要求13的方法，其中执行前向纠错包括执行ReedSolomon处理。
19.权利要求13的方法，其中第三帧进一步包括纠错部分，并且进一步包括在纠错部分中存储同步信息。
20.权利要求19的方法，其中纠错部分包括列和行奇偶信息。
21.权利要求13的方法，其中第三帧与第一帧尺寸相同。
22.一种装置，包括第一映射器，用于将第一帧转换为第二帧，其中第一帧包括开销部分和数据部分，并且其中第二帧包括可编程的尺寸，并且其中第二帧包括列和行奇偶信息以及开销部分和数据部分；同步器，用于指定列和行奇偶信息在第二帧中的位置，其中同步信息表示列和行奇偶信息位置；编码器，用于将列和行奇偶信息插入到第二帧中；和第二映射器，用于将第二帧转换为第三帧，其中第三帧包括开销部分、数据部分、列和行奇偶信息、以及同步信息。
23.权利要求22的装置，其中第二帧中的开销部分和数据部分的百分比与第一帧中的开销部分和数据部分的百分比相等。
24.权利要求22的装置，其中第二帧包括可配置的长度和宽度。
25.权利要求22的装置，其中在第二帧中列和行奇偶信息位置是可编程的。
26.权利要求22的装置，其中用于将第一帧转换为第二帧的第一映射器执行Bose、Chaudhuri和Hocquenghem编码以确定列和行奇偶信息。
27.权利要求22的装置，其中用于将第一帧转换为第二帧的第一映射器执行Reed Solomon编码以确定列和行奇偶信息。
28.权利要求22的装置，其中第三帧包括纠错部分以存储同步信息。
29.权利要求22的装置，其中第三帧与第一帧尺寸相同。
30.权利要求22的装置，其中可编程尺寸基于前向纠错编码的级别。
31.权利要求22的装置，其中第二映射器用于指定同步信息在第三帧中的位置。
32.权利要求22的装置，其中第二帧的级联方式是面向流或块的。
33.一种装置，包括同步器，用于确定列和行奇偶信息在第一帧中的位置；第一映射器，用于将第一帧转换为第二帧，其中第一帧包括开销部分、数据部分和同步信息，并且其中第二帧包括可编程的尺寸，并且包括列和行奇偶信息，并且进一步包括开销部分和数据部分；解码器，用于对第二帧执行前向纠错；和第二映射器，用于将第二帧转换为第三帧，其中第三帧包括开销部分和数据部分。
34.权利要求33的装置，其中第一映射器基于同步信息将列和行奇偶信息存储在第二帧中。
35.权利要求33的装置，其中用于执行前向纠错的解码器执行迭代前向纠错。
36.权利要求33的装置，其中用于执行前向纠错的解码器执行级联前向纠错。
37.权利要求33的装置，其中用于执行前向纠错的解码器执行Bose、Chaudhuri和Hocquenghem处理。
38.权利要求33的装置，其中用于执行前向纠错的解码器执行Reed Solomon处理。
39.权利要求33的装置，其中第三帧进一步包括纠错部分以存储同步信息。
40.权利要求39的装置，其中纠错部分包括列和行奇偶信息。
41.权利要求33的装置，其中第三帧与第一帧尺寸相同。
42.一种系统，包括数据处理器，包括第一映射器，用于将第一帧转换为第二帧，其中第一帧包括开销部分和数据部分，并且其中第二帧包括可编程的尺寸，并且其中第二帧包括列和行奇偶信息以及开销部分和数据部分，同步器，用于指定列和行奇偶信息在第二帧中的位置，其中同步信息表示列和行奇偶信息位置，编码器，用于将列和行奇偶信息插入到第二帧中，和第二映射器，用于将第二帧转换为第三帧，其中第三帧包括开销部分、数据部分、列和行奇偶信息、以及同步信息；和接口，用于提供和接收来自数据处理器的信号。
43.权利要求42的系统，其中接口与XAUI兼容。
44.权利要求42的系统，其中接口与IEEE 1394兼容。
45.权利要求42的系统，其中接口与PCI兼容。
46.权利要求42的系统，进一步包括耦合到接口的交换结构。
47.权利要求42的系统，进一步包括耦合到接口的包处理器。
48.权利要求42的系统，进一步包括与数据处理器交换信号的总线。
49.权利要求48的系统，进一步包括耦合到总线的存储设备。
50.权利要求42的系统，其中数据处理器执行遵循IEEE 802.3的媒体访问控制。
51.权利要求42的系统，其中数据处理器执行遵循ITU-T G.709的光传输网络去成帧。
52.权利要求42的系统，其中数据处理器执行遵循ITU-T G.975的前向纠错处理。
53.一种系统，包括数据处理器，包括同步器，用于确定列和行奇偶信息在第一帧中的位置，第一映射器，用于将第一帧转换为第二帧，其中第一帧包括开销部分、数据部分和同步信息，并且其中第二帧包括可编程的尺寸，并且包括列和行奇偶信息，并且进一步包括开销部分和数据部分，解码器，用于对第二帧执行前向纠错，和第二映射器，用于将第二帧转换为第三帧，其中第三帧包括开销部分和数据部分；和接口，用于提供和接收来自数据处理器的信号。
54.权利要求53的系统，其中接口与XAUI兼容。
55.权利要求53的系统，其中接口与IEEE 1394兼容。
56.权利要求53的系统，其中接口与PCI兼容。
57.权利要求53的系统，进一步包括耦合到接口的交换结构。
58.权利要求53的系统，进一步包括耦合到接口的包处理器。
59.权利要求53的系统，进一步包括与数据处理器交换信号的总线。
60.权利要求59的系统，进一步包括耦合到总线的存储设备。
61.权利要求53的系统，其中数据处理器执行遵循IEEE 802.3的媒体访问控制。
62.权利要求53的系统，其中数据处理器执行遵循ITU-T G.709的光传输网络去成帧。
63.权利要求53的系统，其中数据处理器执行遵循ITU-T G.975的前向纠错处理。
全文摘要
简而言之，在不改变帧的线速率的情况下提供增强的前向纠错保护的变化级别的技术。
文档编号H04J3/16GK1849767SQ200480025868
公开日2006年10月18日 申请日期2004年8月25日 优先权日2003年9月10日
发明者N·林克维特施 申请人:英特尔公司