专利名称：在时钟数据再生系统中时钟的撷取方法和撷取电路的制作方法
技术领域：
本发明涉及一种时钟的撷取方法，特别是涉及一种在时钟数据再生(Clock Data Recovery，简称CDR)系统中时钟的撷取方法和撷取电路。
背景技术：
在高速的IO中，串列链结(Serial Link)已成为传输高数据率的重要技术。而当利用串列链结在进行数据的传输时，并不会伴随着时钟数据(Clock Data)。而为了要获得正确的时钟数据，一般来说可以使用时钟数据再生系统来从传输的数据中撷取正确的时钟数据。
有许多的方法可以实现时钟数据再生系统，其中一个方法就是藉由锁相回路来产生时钟信号，以进行相位追迹(Phase Tracking)。另一种则是利用多相位超取样(Oversampling)来选择正确的数据群组。
请参阅图1所示，为时钟和数据的关系图。如图1所示，图中标示处11，代表着数据状态的改变。若以数据标示处11进行数据存取(即以时钟的下降边缘的时间进行存取)，因此可能很容易发生错误读取情形。因此，要撷取正确的时钟数据，需要在数据状态没有发生改变的位置来进行撷取。
请参阅图2A所示，是一种习知撷取时钟数据的方法的示意图。如图2A所示，假设在图2A中进行3×取样，也就是说对1个位元的数据取样三次。因此，在取样区间中会出现三个脉冲信号S0、S1和S2，并且这三个脉冲信号S0、S1和S2会将取样区间分成三个周期G0、G1和G2。而图2A中虚线所围的区域M1，就代表数据状态产生变化所在的周期。从图2A可以很明显的看到，由于区域M1的最大值(对应图1的11部分)是落在周期G1内，也就是说在脉冲信号S1和S2产生的时候，数据状态会产生许多的变化。因此，我们判断正确的时钟数据不能在脉冲信号S1和S2产生的时候进行撷取，换言之，我们会选择在脉冲信号S0产生的时候撷取时钟数据。
然而由于数据传输型态(Patterns)的不规则，以及取样点的数量不够，会增加时钟数据撷取的不准确度。
请参阅图2B所示，是一种在实际情况下利用习知技术来撷取时钟数据的示意图。如2B所示，很明显地，虚线的区域M2的最大值是落在周期G0内。因此，根据以上的叙述，我们会在脉冲信号S2产生的时候撷取时钟数据。然而，我们会发现，在脉冲信号S1和S2产生的时候，仍有数据状态发生变化，反而在脉冲信号S0无数据状态的变化。因此，在脉冲信号S2所撷取的时钟数据是不正确的，而应该在脉冲信号S0产生的时候才进行时钟数据的撷取。
为了克服以上的问题，因此有其他撷取时钟数据的技术开始被发展出来。请参阅图3所示，是另一种习知撷取时钟数据的方法的示意图。如图3所示，这种习知的技术，是以累加的资讯来判断在何时进行时钟数据的撷取。详细的说，由于虚线区域M3会随着直流(低频)信号所造成的颤动(Jitter)，而左右飘移。因此，这种技术就是在一个预设时间Ts内，判断虚线区域M3内出现了几个脉冲信号。当在预设时间Ts内，虚线区域M3出现的脉冲信号超过一预设值，则就选择原先所选择的脉冲信号的下一个。例如，从图3中可以看到，原先虚线区域M3所出现的脉冲信号仅有S1而已，因此我们可以选择在下一个脉冲信号S2产生时撷取时钟数据。而若是因为直流信号的影响，使得虚线区域M3开始飘移到虚线区域M3’，而包含到脉冲信号S2时，也就是说，虚线区域M3’内出现两个脉冲信号(S1和S2)，则从原先选择的脉冲信号S2，换而选择脉冲信号S0来做为撷取时钟数据的依据，因此可以克服图2B的错误撷取的情形。
在上述现有习知时钟数据的撷取技术中，我们可以容忍直流信号所造成的颤动的限度(Margin)，可以用下式来表示2×(Tui3-Ts-Tmismatch-Tphase)]]>其中，Tui是表示整个取样的取样周期；Ts表示至少一个切换所要求的区域；Tui除以3的原因，是表示每个位元的取样3次；Tmismatch表示两个相位间的相位不协调和随机颤动所造成的时间差；而Tphase则表示杂讯所造成的时间差。此外，第(1)式乘以2的原因，是因为虚线区域M3会向左或是向右偏移，因此整各系统可以忍受的颤动限度可以有2倍。
从第(1)式可知，若是需要精准的判断什么时候需要撷取时钟数据，则需要累积足够的取样点，这就会造成制造成本和系统复杂度的上升。此外，若是取样点愈多(N愈大)，则也会使得整体的颤动限度下降，而影响系统的精准性和可靠性。
由此可见，上述现有的时钟的撷取方法和撷取电路在方法、产品结构及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决时钟的撷取方法和撷取电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般时钟的撷取方法及撷取电路又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的时钟的撷取方法和撷取电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的在时钟数据再生系统中时钟的撷取方法和撷取电路，能够改进一般现有的时钟的撷取方法和撷取电路，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的时钟的撷取方法存在的缺陷，而提供一种新的在时钟数据再生系统中时钟的撷取方法，所要解决的技术问题是使其可以降低系统的成本和复杂度，从而更加适于实用。
本发明的另一目的在于，克服现有的时钟的撷取方法存在的缺陷，而提供一种新的在时钟数据再生系统中时钟的撷取方法，所要解决的技术问题是使其可以提供较高的颤动的限度，从而更加适于实用。
本发明的再一目的在于，克服现有的时钟的撷取电路存在的缺陷，而提供一种时钟数据再生系统中时钟的撷取电路，所要解决的技术问题是使其可以用来判断合适撷取时钟数据的时机，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。为了达到上述发明目的，依据本发明的一种在时钟数据再生系统中时钟的撷取方法，其步骤叙述如下。首先在一串列链结传输数据中取样多数次，而产生多数个脉冲信号，并且依序排列。接着，在每一脉冲信号产生后再延迟一预设延迟时间而安插一标记，而此预设延迟时间是小于相邻两个脉冲信号间的时间，以用来将相邻两个脉冲信号间的周期分割成两个子周期。然后检查每一子周期内的数据状态是否发生变化，并且重复一预设次数。最后，则在预设次数期间没有发生数据状态改变的子周期内所对应的脉冲信号产生时，进行时钟撷取。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的在时钟数据再生系统中时钟的撷取方法，其中在该取样周期上的该些子周期的个数为n，而该预设次数为m，且m和n皆为正整数，而检查该些信号周期的步骤，更包括下列步骤定义每一该些信号周期的数据状态为Dij，其中下标i代表第i个子周期，是大于等于0而小于等于n的整数，而下标j代表第j次检查，是大于等于0而小于等于m的整数；将下标i和j的值设为0；将Dij进行一第一运算，表示如下Σj=0mXOR{Dij,Di+1j}=Rx,]]>其中Rx代表第x次运算结果，而x＝i；将i值加1；判断i是否等于n；当i不等于n时，则重复进行该第一运算；以及当i等于n时，则进行一第二运算，表示如下Σj=0mXOR{Dnj,D0j}=Rx.]]>前述的在时钟数据再生系统中时钟的撷取方法，其中进行时钟撷取的步骤，包括下列步骤当Rx等于0时，则判断在第x次运算所对应的相邻两个子周期是否分别在同一个脉冲信号的相异两侧；当Rx等于0，且在第x次运算所对应的相邻两个子周期是分别在同一个脉冲信号相异的两侧时，则在第x次运算所对应的相邻两个子周期所包括的脉冲信号产生时，进行时钟数据的撷取；以及当Rx等于0，且在第x次运算所对应的相邻两个子周期不在同一个脉冲信号的两侧时，则在第x/2个脉冲信号出现时，进行时钟数据的撷取。
前述的在时钟数据再生系统中时钟的撷取方法，其中每一该些标记是大约位于对应相邻两个脉冲信号的中间。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。又，为了达到上述发明目的，依据本发明的一种在时钟数据再生系统中时钟的撷取电路，适用于处理一传输数据的取样。在传输数据中的取样是具有多数个脉冲信号，是对应于传输数据中的多数个信号周期，并且这些脉冲信号中相邻的两个之间是安插有一标记，以将取样的周期分割成多数个子周期。而本发明包括了多数个互斥或闸，是分别对应耦接多数个位移暂存模组。其中，互斥或闸是用来比较两个子周期间的状态，并且输出一互斥或结果。而每一位移暂存模组都具有多数个状态输出端，以将不同时间点所接收的互斥或结果输出。另外，本发明还包括多数个或闸，其分别对应耦接上述的位移暂存模组，用来接收每一位移暂存模组的状态输出端的输出。
而每一位移暂存模组都包括多数个暂存器，是以串列方式彼此耦接。每一个暂存器都会依据一时钟信号而将其暂存值传送到下一个暂存器内，并且每一暂存器的输出又都分别对应耦接至位移暂存模组的状态输出端。此外，第一个暂存器的输入是耦接对应的互斥或闸的输出和耦接位移暂存模组的第一个状态输出端。在本实施例中，每一个暂存器是以D型正反器(DFlip-flop)所组成。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明在时钟数据再生系统中时钟的撷取方法和撷取电路至少具有下列优点1、由于本发明是在一预设次数内，监测没有发生数据状态改变的子周期，以撷取正确的时钟数据。因此，本发明具有较大的颤动的限度，其可以表示如下2×(TurN-Tmismatch-Tphase)]]>其中各项所代表的意义请自行参照第(1)式，而N代表每位元取样的次数，为正整数。
2、由于本发明在不增加取样的次数下，依然可以很精确的判断正确撷取时钟数据的脉冲信号。因此本发明在增加系统精确度和可靠度的同时，并不会增加系统成本和操作复杂度。
3、本发明仅以简单的逻辑闸所组成，因此可以降低设计上的复杂度。
综上所述，本发明特殊的在时钟数据再生系统中时钟的撷取方法，可以降低系统的成本和复杂度，并提供较高的颤动的限度，并且撷取电路可以用来判断合适撷取时钟数据的时机。其具有上述诸多的优点及实用价值，并在同类方法及产品中未见有类似的方法及结构设计公开发表或使用而确属创新，其不论在方法、产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的时钟的撷取方法和撷取电路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1所示为时钟和数据的关系图。
图2A所示为一种现有习知的撷取时钟数据的方法的示意图。
图2B所示为一种在实际情况下利用习知技术来撷取时钟数据的示意图。
图3所示为另一种现有习知的撷取时钟数据的方法的示意图。
图4所示为依照本发明另一较佳实施例的一种在时钟数据再生系统中时钟的撷取方法的步骤流程图。
图5所示为依照本发明另一较佳实施例的一种在时钟数据再生系统中时钟的撷取方法的示意图。
图6所示为依照本发明的一较佳实施例的一种检查每一子周期中的数据状态是否发生变化的方法步骤流程图。
图7A和7B是依照本发明的一较佳实施例的一种在时钟数据再生系统中时钟的撷取电路的架构方块图。
图8所示为依照本发明的一较佳实施例的一种依据或闸的输出来选择脉冲信号以撷取时钟数据的对应表。
1001、1003、1005、1007、1009、1011互斥或闸1024位移暂存模组1031、1033或闸1020位移暂存模组1022、1024暂存器S701、S703、S705、S707、S709、S711在时钟数据再生系统中时钟的撷取方法的步骤流程S901、S903、S905、S907、S909、S911检查每一子周期中的数据状态是否发生变化的步骤流程具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的在时钟数据再生系统中时钟的撷取方法和撷取电路其具体实施方式
、方法、步骤、结构、特征及其功效，详细说明如后。
请参阅图4和图5所示，图4是依照本发明的一较佳实施例的一种在时钟数据再生系统中时钟的撷取方法的步骤流程图，图5所示为依照本发明的一较佳实施例的一种在时钟数据再生系统中时钟的撷取方法的示意图。请结合参阅图4和图5所示，在本实施例中，首先如步骤S701所述，取样一传输数据而产生多数个脉冲信号(如第5图中的S0、S1以及S2)。然后如步骤S703所述，在每一脉冲信号产生后再延迟一预设时间Td而安插一标记(就是第5图中P0、P1和P2)。这些标记P0、P1和P2也可以称作冗余脉冲信号(Pseudo Pulse Signal)，而冗余脉冲信号P0、P1和P2对整个信号处理过程中并不会造成任何实际的影响。其作用仅作为标记，而将整个取样的周期分成许多的子周期TXN0、TXN1、TXN2、TXN3、TXN4和TXN5。在本实施例最佳运用状态中，上述的预设时间Td大约是相邻两个脉冲信号之间周期Ta的一半。
当在相邻的脉冲信号之间安插好标记后，则进行步骤S705，检查每一子周期中的数据状态是否产生变化。然后如步骤S707所述，将第一计数值加1，并且如步骤S709所述，判断第一计数值是否等于预设次数值，在此我们考虑到步骤S705只进行一次取样，可能会有误读的情形，例如在一次取样下得到TXN0＝0、TXN1＝1、TXN2＝0、TXN3～TXN5＝1而无法决定取S0或S1，所以利用步骤S707与S709以超过一预设次数值，即前后多次取样来得到较为正常的高斯分布(如图5中的M6)，而不会有两极化的双锋或偏一边集中分布情形。因此若是第一计数值还没有等于预设次数值(就是步骤S709所标示的″否″)，则重复进行步骤S705。而若是第一计数值已经等于预设次数值(就是步骤S709所标示的″是″)，最后则以重复预设次数期间没有发生数据状态改变的子周期所对应的时钟信号产生时，进行数据撷取，也就是步骤S711，如图5所示子周期TXN0并无数据状态产生变化，因此我们会取脉冲信号S0时作为数据撷取时间。由于在此我们使用冗余脉冲信号P0、P1和P2将区间间隔缩小，而产生较多的子周期，因此在预设次数值可以降低到最小次数就可以得到较为正常分布后，即决定正确的攫取时间，以获得正确时钟与数据。
请参阅图6所示，为依照本发明的一较佳实施例的一种检查每一子周期中的数据状态是否发生变化的方法步骤流程图。即图7的步骤S705的说明。首先如步骤S901所述，接收每一子周期的状态值。而在此定义每一子周期的状态值为Dij。其中，下标i代表第i个子周期，而在本实施例中的图5，假设子周期有6个，因此i是大于等于0而小于等于5的整数。而下标j代表第j次检查，也就是上述的第一计数值，是用来与预设次数(假设为m)来比较，因此j为大于等于0而小于等于m的整数。
接着，如步骤S903所述，将i和j设为0。在本实施例中，i是第二计数值。然后如步骤S905所述，将Dij进行一第一运算而获得运算第x次运算结果Rx，其中下标x为包括0的正整数，而第一运算是如下所示Σj=0mXOR{Dij,Di+1j}=Rx---(2)]]>其中x＝i。接下来进行步骤S907将第二计数值i加1，并且如步骤S909所述，判断第二计数值i是否等于所有子周期的数目(即等于5)。在本实施例中，若是第二计数值i还不等于5(就是步骤S909所标示的″否″)，则重复进行步骤S905。若是第二计数值i已经等于5(就是步骤S909所标示的″是″)，则如步骤S911所述，将Dij进行一第二运算而获得运算结果Rx，而第二运算是如下所述Σj=0mXOR{Dnj,D0j}=Rx---(3)]]>在本实施例中，下标n等于5。
请参阅图7A和图7B所示，是依照本发明的一较佳实施例的一种在时钟数据再生系统中时钟的撷取电路的架构方块图。请结合参阅图5、图6、图7A和图7B所示，本实施例所揭露的电路，可以利用集成电路来实现，并且是依据图5所示的方法来设计。在图7A中，本发明包括了多数个互斥或闸1001、1003、1005、1007、1009和1011。而每一个互斥或闸的输入，是耦接至两个相邻的子周期的状态信号(例如在此以TXN0～TXN5组合表示)，而其输出则耦接例如1020的位移暂存模组。而每个位移暂存模组都具有许多个状态输出端(例如D00～D0m)。本发明所提供的撷取电路还包括了许多的或闸，例如图7B所绘示的或闸1031和1033。在本实施例中，或闸的输出就是上述第(2)和第(3)式中的运算结果Rx。
每一个位移暂存模组都如位移暂存模组1020一般，具有多数个暂存器(例如暂存器1022和1024)，是以串联的形式彼此耦接。而每一个暂存器都依据一时钟信号CK而将其暂存值送至下一个暂存器，并且每一个暂存器的输出都分别对应耦接位移暂存模组的其中一个状态输出端。其中，第一个暂存器(例如暂存器1022)的输入是耦接对应的互斥或闸(例如互斥或闸1001)的输出，并且也耦接至位移暂存模组的第一个状态输出端(例如D00)。
当互斥或闸1001、1003、1005、1007、1009和1011的输入耦接至对应的子周期后，就会依据时钟信号CLK开始进行互斥或运算。也就是说，时钟信号CLK每改变一次状态，互斥或闸1001、1003、1005、1007、1009和1011就会将相邻两个子空间进行互斥或运算，并且产生一次互斥或结果而送至位移暂存模组内。而暂存模组内的暂存器，也会依据时钟信号CLK，而将其暂存值送至下一级暂存器内，并且从状态输出端送至对应耦接的或闸输入端。例如位移暂存模组1024内的暂存器，就会依据时钟信号CLK而将暂存值送至或闸1031的输入端。在本实施例中，暂存模组内的每一个暂存器都可以由D型正反器(D-type Flip-flop)来实现。另外，每一个位移暂存模组内的暂存器的数目，是依据所设定的预设次数来决定。
以图5为例，由于虚线区域M6涵盖了子周期TXN1～TXN4。因此，只要有耦接这上述子周期的互斥或闸所输出的互斥或结果，在上述第一计数值计数期间内至少会有一次为1。例如互斥或闸1001，虽然其中一个输入是耦接子周期TXN0，但是另一个输入则耦接子周期TXN1，是涵盖在虚线区域M6之内。因此，在第一计数值计数期间内至少会有一次互斥或结果为1。也就是说，状态输出端D00～D0m至少会一个输出为1。而由于或闸1031的输入端是耦接状态输出端D00～D0m，而依据或闸的真值表，也就是只要有一个输入为1，则或闸的输出Rx就为1。因此，或闸1031的输出R1(也就是上述的第一次运算结果)为1。
反之，互斥或闸1011的两个输入端分别耦接子空间TXN0和TXN5，其并未包含在虚线区域M6内，也就是说在第一计数值计数期间，子空间TXN5和TXN1内的数据状态并不会发生变化。因此，在第一计数值计数期间内，互斥或闸1011的输出都为0。也就是说状态输出端D50～D5m的输出都是0。而由于或闸1033的输入是耦接状态输出端D50～D5m，因此其输出R5为0。
请参阅图8所示，为依照本发明的一较佳实施例的一种依据或闸的输出来选择脉冲信号以撷取时钟数据的对应表。请结合参阅图5和图8所示，当其中一个或闸的输出(运算结果Rx)为0时，则本发明提供两种条件来选择适当的脉冲信号以撷取正确的时钟数据。第一个判断条件为当在第x次运算所对应的相邻两个子周期是分别在同一个脉冲信号相异的两侧时，则在第x次运算所对应的相邻两个子周期所包括的脉冲信号产生时，进行时钟数据的撷取。例如，当第一运算结果R1为0时，则由于其所对应的子周期TXN1和TXN2是分别在脉冲信号S1相异的两侧。因此则选择子周期TXN1和TXN2所包含的脉冲信号S1产生的时候，进行时钟数据的撷取。
第二个判断条件为当第x次运算所对应的相邻两个子周期不在同一个脉冲信号的两侧，也就是相邻两个子周期是位于相邻两个脉冲信号之间时，则在第x/2个脉冲信号出现时，进行时钟数据的撷取。例如，当第二次运算结果R2(x＝2)为0时，而其对应的相邻两个子空间TXN2和TXN3是位于脉冲信号S1和S2之间，因此适用于第二条件。而由于运算结果Rx的x值等于2，因此在第x/2个脉冲信号产生时，就是脉冲信号S1产生时进行时钟数据的撷取。
虽然上述仅以具有六个子周期的取样进行说明，然而熟习此技艺者应当可以自行推导其他的情形。
综上所述，本发明只需要在两个相邻的脉冲信号之间安插一标记，就可以在不增加取样数量的情况下，而能撷取正确的时钟数据。因此，本发明并不会增加系统的复杂度又能准确的撷取时钟数据。此外，本发明是利用互斥或运算来寻找正确的脉冲信号来撷取时钟数据，因此本发明的颤动的允许限度较大。此外，依据本发明所提供的撷取方法，本发明也提供一种撷取电路，仅需要利用简单的逻辑电路来实现，因此本发明非常容易被实现。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种在时钟数据再生(CDR)系统中时钟的撷取方法，其特征在于其包括下列步骤在一串列链结(Serial Link)传输数据中取样多数次，而产生多数个脉冲信号，并依序排列；在每一该些脉冲信号产生后再延迟一预设延迟时间而安插一标记，其中该预设延迟时间是小于相邻两个脉冲信号间的时间，以将相邻两个脉冲信号间的周期分割成两个子周期；检查每一该些子周期内的数据状态是否发生变化，并重复一预设次数；以及在重复该预设次数期间没有发生数据状态改变的子周期内所对应的脉冲信号产生时，进行时钟撷取。
2.根据权利要求1所述的在时钟数据再生系统中时钟的撷取方法，其特征在于其中在该取样周期上的该些子周期的个数为n，而该预设次数为m，且m和n皆为正整数，而检查该些信号周期的步骤，更包括下列步骤定义每一该些信号周期的数据状态为Dij，其中下标i代表第i个子周期，是大于等于0而小于等于n的整数，而下标j代表第j次检查，是大于等于0而小于等于m的整数；将下标i和j的值设为0；将Dij进行一第一运算，表示如下Σi=0mXOR{Dij,Di+1j}=Rx,]]>其中Rx代表第x次运算结果，而x＝i；将i值加1；判断i是否等于n；当i不等于n时，则重复进行该第一运算；以及当i等于n时，则进行一第二运算，表示如下Σj=0mXOR{Dnj,D0j}=Rx.]]>
3.根据权利要求2所述的在时钟数据再生系统中时钟的撷取方法，其特征在于其中进行时钟撷取的步骤，包括下列步骤当Rx等于0时，则判断在第x次运算所对应的相邻两个子周期是否分别在同一个脉冲信号的相异两侧；当Rx等于0，且在第x次运算所对应的相邻两个子周期是分别在同一个脉冲信号相异的两侧时，则在第x次运算所对应的相邻两个子周期所包括的脉冲信号产生时，进行时钟数据的撷取；以及当Rx等于0，且在第x次运算所对应的相邻两个子周期不在同一个脉冲信号的两侧时，则在第x/2个脉冲信号出现时，进行时钟数据的撷取。
4.根据权利要求1所述的在时钟数据再生系统中时钟的撷取方法，其特征在于其中每一该些标记是大约位于对应相邻两个脉冲信号的中间。
5.一种在时钟数据再生系统中时钟的撷取电路，适用于处理一传输数据的取样，而该传输数据的取样是具有多数个脉冲信号，是对应于该传输数据中的多数个信号周期，且该些脉冲信号中相邻的两个之间是安插有一标记，以将该取样的周期分割成多数个子周期，其特征在于该撷取电路包括多数个互斥或闸，是用以比较每一该些子周期间的状态，并输出一互斥或结果；多数个位移暂存模组，分别对应耦接该些互斥或闸，且每一该些位移暂存模组是具有多数个状态输出端，用以将不同时间点所接收的该互斥或结果输出；以及多数个或闸，分别对应耦接该些位移暂存模组，用以接收该些状态输出端的输出。
6.根据权利要求5所述的在时钟数据再生系统中时钟的撷取电路，其特征在于其中每一该些位移暂存模组都包括多数个暂存器，是以串列方式彼此耦接，且每一该些暂存器是依据一时钟信号而将其暂存值传送至下一个暂存器内，而每一该些暂存器的输出又都分别对应耦接至该些状态输出端，其中第一个暂存器的输入是耦接对应的互斥或闸的输出和第一个状态输出端。
7.根据权利要求6所述的在时钟数据再生系统中时钟的撷取电路，其特征在于其中每一该些暂存器是D型正反器(D-type Flip-flop)。
全文摘要
本发明是关于一种在时钟数据再生系统中时钟的撷取方法和撷取电路。该时钟撷取方法包括首先在一串列链结传输数据中取样多数次，产生多数个脉冲信号，并依序排列。接着，在每一脉冲信号产生后再延迟一预设延迟时间安插一标记，用来将相邻两个脉冲信号间的周期分割成两个子周期。然后检查每一子周期内的数据状态是否变化，并且重复一预设次数。最后，在预设次数期间没有发生数据状态改变的子周期内所对应的脉冲信号产生时，进行时钟撷取。该时钟撷取电路包括多数个互斥或闸，用以比较每一该些子周期间的状态，并输出一互斥或结果；多数个位移暂存模组，用以将该互斥或结果输出；和多数个或闸，用以接收该些状态输出端的输出。
文档编号H04L7/033GK1652497SQ20051005118
公开日2005年8月10日 申请日期2005年3月2日 优先权日2005年3月2日
发明者张棋, 林书宇 申请人:威盛电子股份有限公司