专利名称：具有交流差分线对自动测试的双向自定时并行接口初始化的制作方法
技术领域：
本发明一般地涉及用于初始化并行数据总线的增强的方法，具体地说，涉及用于部分地采用并行接口的交流差分线对的自动测试来初始化双向自定时并行接口的方法、系统和计算机程序产品。
背景技术：
多通道通信链路是包括由国际商业机器公司提供的S/390和RS/6000Power Parallel Systems在内的各种计算平台的重要组件。多通道通信链路的一个实例是由国际商业机器公司提供的自定时接口(STI)数据链路。STI数据链路通常是包括多个直流差分线对的双向并行数据总线。由于是直流耦合，线路的测试相对简单。
在某些增强的计算平台中，诸如由国际商业机器公司提供的Z/990eServer System中，通过多个交流差分线对来实现上述自定时并行接口。借助交流差分线对，所述接口的相对端上的驱动器和接收器被容性地连接。此处将这种系统称为增强型自定时接口(ESTI)。由于是电容耦合，即使当相应差分线对的实际或补充线路中的一个为开路或对地短路，接收器在某些情况下也可能检测到接收的信号。如果没有检测开路或短路线路的测试，ESTI链路可能会初始化并变得仅以不可接收的误码率来运行。
因此，随着迁移到ESTI链路，需要测试所述增强型自定时并行接口的多个交流差分线对的完整性，并且需要一种用于所述增强型自定时并行接口的初始化方法，以及一种用于在需要时关闭所述并行接口的方法。本发明涉及解决这些需求。
发明内容
通过一种初始化双向自定时并行接口的方法，克服了现有技术的缺点并提供了其他优点。所述自定时并行接口包括第一节点和第二节点，所述第一节点和第二节点由包括多个交流差分线对的并行数据和时钟总线来连接。所述方法包括响应于第一频率的链路重置信号，自动地测试所述多个交流差分线对中的至少一个线对的传导性故障；并且其中所述自动测试包括采用第二频率的链路测试信号来测试所述多个交流差分线对中的所述至少一个线对，所述第二频率是一个低于第三频率的频率，所述第三频率包括所述自定时并行接口的运行信号频率，并且其中所述第一频率和所述第二频率还包括不同的频率。
在一个增强的方面，所述第一节点用作用于初始化的主节点，并且所述第二节点用作从节点。所述主节点包括第一发送电路和第一接收电路，并且所述从节点包括第二接收电路和第二发送电路。所述第一发送电路经由所述多个交流差分线对的第一多个交流差分线对被连接到所述第二接收电路，并且所述第二发送电路经由所述多个交流差分线对的第二多个交流差分线对被连接到所述第一接收电路。在此环境中，所述方法进一步包括从所述主节点向所述从节点发送所述第一频率的所述链路重置信号，接着从所述主节点向所述从节点发送所述第二频率的所述链路测试信号；在所述从节点的所述第二接收电路处采用所述第二频率的所述链路测试信号来测试所述第一多个交流差分线对的传导性故障；在成功地测试了所述第一多个交流差分线对之后，从所述从节点向所述主节点发送所述第二频率的所述链路测试信号；响应于在所述主节点处接收到所述链路测试信号，测试所述第二多个交流差分线对的传导性故障；并且如果在所述从节点处对所述第一多个交流差分线对的测试或在所述主节点处对所述第二多个交流差分线对的测试都没有发现传导性故障，则启动所述自定时并行接口的正常运行，否则指出线路测试失败并停止初始化所述自定时并行接口。
此处还说明并要求了对应于上述方法的系统和计算机程序产品。
进而，通过本发明的技术实现了其他特点和优点。此处详细说明了本发明的其他实施例和方面，并且它们被看作所要求的发明的一部分。
在本说明书结尾处的权利要求书中特别指出并明确要求了被看作本发明的主题。通过以下结合附图的详细说明，本发明的上述和其他目标、特性和优点是显而易见的，这些附图是图1给出了根据本发明的一个方面的双向(即，双工)自定时并行接口的交流差分线对的一个实例，示出了该并行接口的一个节点的接收电路；
图2给出了根据本发明的一个方面的对由图1的接收电路产生的接收器良好信号进行采样的逻辑的一个实例；图3A给出了根据本发明的一个方面的用于检测双向链路的运行信号频率和重置信号(包括该双向链路的运行信号频率的一部分)的接收逻辑的一个实例；图3B给出了根据本发明的一个方面的用于将由多个接收电路(图1)产生的单个接收器良好信号组合成一个所有接收器良好信号的逻辑；图4给出了根据本发明的一个方面的并行接口的一个节点的发送电路的一个实施例，示出了时钟生成和链路驱动器；图5是根据本发明的一个方面的用于检测交流差分线对上运行信号、重置信号和测试信号的存在的电路的表示；图6给出了根据本发明的一个方面的用于确定测试信号是否已被接收了足够的一段时间以及对交流差分线对的测试是否通过的电路的一个实施例；图7A和7B是根据本发明的一个方面的初始化包括多个交流差分线对的双向自定时并行接口的方法的一个实施例的流程图；图8A是根据本发明的一个方面的用于确定定时排列的一个实施例的流程图；图8B是根据本发明的一个方面的监视链路重置信号的一个过程实施例的流程图；图8C是根据本发明的一个方面的监视对链路使能信号的接收以启动图7A和7B的初始化过程的一个过程实施例的流程图；图9A是根据本发明的一个方面的在双向自定时并行接口的节点处监视链路故障的一个过程实施例的流程图；以及图9B是根据本发明的一个方面的从并行接口的主节点引导关闭双向自定时并行接口的一个过程实施例的流程图。
具体实施例方式
如上所述，本发明提供了(在一个实施例中)增强型自定时接口(ESTI)链路初始化过程和用于实现所述过程的电路部件。首先，给出关于这种接口的某些背景。ESTI链路是异步硬件部件之间的高带宽硬件链路，典型地(但不限于)在计算机系统内，ESTI链路连接到输入/输出(I/O)或其他计算机系统。ESTI接口在其链接的两个部件(此处被称为第一和第二节点)之间在每个方向上发送‘N’个数据信号和一个链路频率时钟信号，它们全部作为互补的对在多个交流差分线对间传送。链路的每一侧当其处于运行或PGI(电源良好指示)状态时，通过在所述接口上发送完整频率的链路时钟来进行传送。当此信号被传送时，首先基于进入的完整频率时钟和在所述‘N’对数据信号上发送的定时模式来生成定时解决方案。一旦获得了所述定时解决方案，则链路保持运行且时钟在‘PGI频率’，同时链路以相同的频率在接口上传送有用数据。其他电路(其处理芯片上去往所述链路或来自所述链路的被传送数据)以这样的周期被计时该周期比所述链路周期慢，但是为所述链路周期的倍数。无论链路的运行频率如何，其他时钟频率保持为所述链路频率的固定倍数。
在本公开中，链路‘PGI时钟频率’是所述链路的运行频率。作为一个实例，F(link)可以选择为1.25Ghz.，周期T(link)＝800ps。当然，链路频率可以被选择为硬件实现所能够处理的任何其他值。此处公开的过程不需要对频率的绝对设定。此处给出的实例实施例是针对N＝12个数据位和1个时钟位的ESTI接口而实现的。每个位在每个方向上都具有相应的交流差分线对。还应注意，此处公开的概念可以扩展到任意宽度的总线。进而，所述实例实施例仅以示例的方式使用比率5(对于F(link)/F(重置信号))和40(对于F(link)/F(测试信号))。本发明可以扩展到许多其他比率选择。
在其他主题中，本公开中涉及以下设计领域·如何实现ESTI接收器以检测‘开路’或‘短路’链路连接。
·如何检测PGI(Power Good Indication)。
·用于链路初始化的ESTI链路状态。
·ESTI链路错误状态。
·提供ESTI链路重置信号。
·提供ESTI链路测试信号。
·F(link)时钟。
·接收器良好信号。
·所有接收器良好信号。
在此处公开的实施例中，有8种主要的ESTI链路状态。这些状态中的某些状态还具有子状态。这些状态被定义如下
LINK FENCED.状态0.0是ESTI保护状态。除时钟接收器之外的所有驱动器和接收器都被保护。子状态是0.0自从链路状态被置为0.0后，没有接收到ESTI链路重置信号。
0.1自从链路状态被置为0.0后，已经接收到ESTI链路重置信号。
如果ESTI链路的链路初始化失败，则进入INITIALIZATIONFAILED.状态1.0。如果一个或多个接收器未能生成如此处说明的接收器良好信号，这就会发生。接口保持未被保护，并且ESTI链路测试信号继续被传送。
如果ESTI链路在状态5.0中的定时模式失败，则进入TIMINGFAILED.状态2.0。接口保持未被保护，并且ESTI链路测试信号被传送。
如果当处于链路运行状态(状态6.0)时，ESTI链路出现了故障，则进入FAILED WHILE OPERATIONAL.状态3.0。接口保持未被保护，并且ESTI链路测试信号被传送。
当在时钟接收器上检测到ESTI链路测试信号，并且所有接收器都通过了线路测试时，将从状态7.0进入LINK INITIALIZATION.状态4.0。子状态是4.0在主端口上从状态7.2进入。
4.1在从端口或用作从端口的主端口上从状态7.0进入。
当检测到F(link)时钟时，从状态4.0进入LINK TIMING MODE.状态5.0。子状态是5.0 PGI有效。
5.1 PGI无效并且等待以便查看是否将接收到ESTI链路重置信号。
LINK OPERATIONAL。当链路已被成功地定时并且ET已被交换时，从状态5.0进入此状态。
6.0 PGI有效并且链路是可运行的。
6.1 PGI无效并且等待以便查看是否将接收到ESTI链路重置信号。
LINK INITIALIZATION STARTED。ESTI链路已经开始了链路初始化。子状态是7.0从端口已经接收到了ESTI链路测试信号。
7.1主端口的使能PGI信号已经变成有效。
7.2从状态7.1。主端口已经接收到了ESTI链路重置信号。
下面将结合图7A-9B的运行流程图进一步讨论上述ESTI链路状态和其间的转换。在讨论双向自定时并行接口的初始化和测试过程之前，下面将参考图1-6说明用于其节点的接收电路和发送电路的某些组件。
在所述接口的节点处的ESTI接收器执行两个功能。它接收低电压差分信号并生成代表所接收信号的芯片上信号(on chip signal)，并且它在链路初始化时从发送器检测所接收的信号是否具有连接完整性。
图1中的接收器RI 130在交流差分线对120上接收输入差分信号100、110，并生成内部接收信号以便输出到ESTI定时逻辑。交流差分线对120在线对的每条线路上具有电容C。接收器R2 140和R3 150被用于确定在链路初始化时是否存在有效的输入差分信号。接收器R2和R3接收+V(ref)参考电压，该参考电压被与接收到的信号进行比较，所述接收到的信号具有从包括电阻R1和R2的电阻网络得到的+0.75*V(ref)共模电压电平。当存在如图所示的输入信号100、110时，接收器R2和R3将具有有效的输出，所述输出彼此不同相。或门160的输出是与信号200类似的信号。如果两个输入信号都缺失，则或门160的输出无效。如果任一输入信号缺失，则或门160的输出是在一半时间有效的信号。(如果任一输入信号不是另一个输入信号的补充，则或门160的输出将具有在少于全部时间的时间内有效的信号。当交叉耦合导致从工作连接到其断开的配对连接的信号感应时，这就会发生。)如果两个信号都有效并且彼此不同相，则或门160的输出在除了转换时间之外的所有时间都有效。在链路初始化时，当在ESTI链路的全部N+1条线上(即，在链路的全部交流差分线对上)传送40*T(link)链路测试信号时，对或门160输出的接收器良好信号X进行采样。
电阻R1为进入传输线形成终端网络。由电阻R2形成的电阻分压器被用于调整馈给接收器R2和R3的共模电压。通过使用这些电阻来适当地调整共模电压，可以提供控制，用于控制对于正信号X的路径中的短路或开路，接收器R2的灵敏度如何，以及对于负信号X的路径中的短路或开路，接收器R3的灵敏度如何。如果所述共模(CM)过高，则最轻微的噪声将接通一个或另一个接收器，并且由相应线路上的问题造成的缺少良好质量的测试信号可能会被忽视。另一方面，如果所述共模过低，则即使很强的信号也将不足以突破接收器阈值，并且良好质量的连接可能会被指示为故障线路。
通过确定接收到了40*T(ref)信号，可以检测到来自所述时钟接收器的链路测试信号。即使所述差分线对中的一条线路可能在驱动器电路(在所述接口的一个节点处)与接收器电路(在所述接口的另一节点处)之间开路，也可以在接收器RI处检测到有效的信号。因此，接收器R2和R3被用于检测没有正确地传送差分信号的两个相的链路。将40*T(ref)测试信号用于这种测试的原因是由于接收器R2和R3的输入处的输入幅度需要是{0.75到1.0}伏的V(ref)(线到线)，图1中的链路测试电路在F(link)时将不工作。例如对于10米的线缆长度，在F(link)时的输入幅度将不是V(ref)。但是在正常运行期间，接收器R1可以检测具有低至0.1伏线到线电压的差分信号。
图2示出了逻辑210，逻辑210可以用于对接收器良好信号“去除假信号(de-glitch)”，以便可以在ESTI链路初始化期间对接收器良好信号进行采样。逻辑210中的前两个SRL被用于将所述信号同步到本地的5*T(link)时钟。SRL 2被用于去除在输入信号过渡期间可能出现在接收器良好信号上的多达4*T(link)的停顿。所述采样信号从图6中示出的ESTI链路初始化逻辑来产生。图2的电路被用在STI链路的节点的所有(例如13个)接收器上。如图3B中所示，在同步了SRL 210之后，所有的接收器良好信号都被与320在一起，以便生成在图6中测试的所有接收器良好信号。
注意，使用图2中的信号作为基础，可以构造一个陷阱，以便当所述链路测试被运行时，捕获哪一个特定的链路数据或时钟位没有使接收器良好有效。
图1中示出的接收器电路被表示为图3A中的接收器300，其示出了时钟接收器。每个接收器具有图2的同步SRL和一个接收器损坏锁存器(未示出)，当所述接收器良好信号在被采样时不是有效的时，所述接收器损坏锁存器被锁存。图6中示出的逻辑在图3B示出的所有的(例如13个)接收器良好信号的与320(图3B)的输出处采样所述所有接收器良好信号。
由PGI选通的时钟接收器的输出被发送到物理宏中的定时逻辑310，以便当链路处于运行状态时，锁存在(例如，12条)数据线上接收到的数据。接收到的时钟信号还被除以5 315，以便为慢速接收逻辑生成5*T(link)时钟。此信号还被发送到图5中示出的时钟检测电路。
图3A中生成的5*T(link)时钟是与图4中示出的5*T(link)时钟(被称为‘本地’5*T(link)时钟)不同的时钟。
图4示出了本地F(link)锁相环400，并且所述F(link)信号被除以5以便生成本地5*T(link)时钟，被除以40以便生成40*T(link)ESTI链路测试信号(410)。所述5*T(link)时钟通过选择器420被传送到时钟驱动器430，以便通过生成ESTI链路重置信号来开始ESTI链路初始化。接着，作为以下讨论的ESTI链路初始化过程的一部分，所述ESTI链路测试信号通过选择器420和440在所有(13个)驱动器430、450上传送。在ESTI链路初始化的开始时，驱动器“保护”门信号(gate)(链路信号)被去除，使驱动器脱离其高阻抗状态。通过图7A和7B中示出的状态机逻辑来生成链路测试/正常门信号以及驱动器保护门信号。
可以采取特别的控制使图4的链路的发送电路侧上的T(link)ns时钟无效，以便图5中生成的PGI信号可以无效并截止图3A中的T(link)ns和5*T(link)时钟而不会破坏时钟。在链路状态4.0中，链路测试/正常门信号从链路测试变为正常。可以执行此操作而不管T(link)ns时钟的相位如何。从正常状态切换到链路测试状态可以执行如下1)使进入图4的选择器420中的无效时钟线门信号有效。此门信号用于将两个输入时钟和输出阻隔开。
2)将链路测试/正常门信号从正常状态改为与T(link)ns时钟同步的测试状态。
3)在‘M’微秒的一段相当大的时间之后，取决于将传送哪个信号，使用处于正确状态的重置/链路测试门信号从选择器420去除无效时钟线。
进行上述操作将允许得体地关闭链路。所述‘M’微秒(在此期间，在外出时钟上没有时钟转换)允许链路的接收器电路侧在重置信号或测试信号开始进行转换之前，有时间使其PGI信号无效并截止进入图3A所示的接收逻辑的接收器时钟。
图5给出了检测ESTI链路重置信号、ESTI链路测试信号以及来自在图3A中的时钟接收器上接收的信号的完整频率F(link)信号(即，PGI信号)的电路。可以以若干种方式实现此检测电路，例如进入信号频率可以被向下分频并被用于捕获和重置一个自由运行的本地时钟计数器，然后通过比较针对连续若干次采样而捕获的该计数器的值，从所述3个可能的进入频率中的每个频率的信号来寻找期望的计数(在容许范围内)。此外，通过类似的算法，一旦信号频率已经在一个较长的时间段上被计数和被确定为有效，通过使用更小的分频器从该信号频率快速地捕捉变化，可以实现短期信号频率质量测量。
图6示出了一种电路方法，用于确定测试信号是否被接收了一段足够的时间以便完成有意义的线路测试以及是否通过了线路测试。进入时钟被向下分频600并被与610以便对所述所有接收器良好信号进行周期采样620，且被和所述测试信号频率进行与615并被计数625。如果接收到足够多周期的测试信号频率，则完成测试。如果对于每个这些采样，所有接收器良好都是ON，则通过了线路测试630。
如此处说明的，为了启动ESTI链路，所述接口的节点在ESTI时钟线上发送两个不同的信号。这些信号是1)ESTI链路重置信号，在一个实例中它是被传送‘N’微秒的F(link)/5信号。
2)ESTI链路测试信号，在一个实例中它是F(link)/40信号，该信号被传送直到接收到来自链路另一端上的节点的ESTI重置信号响应为止。
采用这两个信号的原因是1)有助于防止随机噪声信号(所述信号由接收器接收，该接收器使其相应的驱动器被保护)解除对本地ESTI链路的保护。采用两个在频率上具有很大差别的、必须被一个紧接一个地接收的不同信号有助于防止出现这种情况。由于噪声而被解除保护的ESTI链路将引起额外的功率耗散，但是链路仍然可以被初始化。例如，如果因为接收器锁定为本地5*T(link)时钟而接收到ESTI重置信号，则接收器将处于状态0.1，但是仍然保持为被保护。当发生真正的链路初始化时，该链路将初始化。再有，如果不再有重置信号，则所述链路状态将在一个相对短暂的时间段内回到0.0。
2)有助于进行错误隔离。当ESTI链路的所有接收器良好测试失败时，链路初始化状态机将在状态1.0挂起。然而，当再次接收到ESTI重置信号时，ESTI链路将再次试图初始化。如果没有两个不同的信号，就会或是存在需要在从端口上进行扫描的挂起状态，或是该链路必须被设计为不断地尝试初始化。使用两个不同的信号，如果初始化失败，则可以收集结果并在外界的控制之下启动新的尝试。
为了启动ESTI链路，所述使能PGI信号被主机应用代码通过主端口激活。图8C示出如果ESTI链路处于状态0.0或0.1(这是图7B中的步骤734、736)，或错误状态1.0、2.0或3.0，并且由主机应用激活使能PGI信号，则进行图7A的询问700，以便确定是否绕过线路测试。
在主端口侧(图7A)，并且假设不绕过线路测试(700)，则执行1)设置状态7.1，解除对接收器和驱动器(除了时钟定时树之外)的保护702，然后将ESTI重置信号传送N微秒704。
2)作为对询问的补偿，传送ESTI链路测试信号704，直到在接收时钟线上收到ESTI重置信号为止706。
·如果在超时时间段2内没有接收到ESTI重置信号708，则ESTI重置信号被再次传送N微秒。(上面的步骤1)和2)将持续重复，直到或是收到ESTI重置信号(图7A)，或是由主机应用代码重置了使能PGI锁存(图9B)为止。)在从端口侧(图7B)，状态初始地被假设为0.0 730，并且处理首先判定是否要绕过线路测试732。如果是，则处理进入到判定是否接收到了运行信号(PGI信号)750。假设将执行线路测试(其旨在包括正常初始化过程)，处理判定是否检测到了ESTI链路重置信号734。如果“否”，则处理等待，直到该信号被检测到为止。一旦检测到该信号，进行处理1)当接收到ESTI重置信号时，如在询问736示出的，从状态0.0转换到状态0.1。
2)待ESTI链路测试信号，并且当收到时，将状态设置为7.0。
·如果处理在给定的超时时间段1内没有检测到ESTI链路测试信号738，则将所述状态重置为0.0 740。
·如果出于任何原因，主端口在询问736处等待，并且使能PGI锁存从非有效状态转为有效状态，处理按照图8C返回702，704。
3)启动ESTI接口742。
4)询问744然后测试所有接收器良好信号。如果按照图6所有接收器良好信号对于这些采样是有效的，则处理设置状态4.1 746。
·如果所有接收器良好信号没有通过测试，则链路状态1.0被设置714。
·链路状态机在此处保持挂起，直到发生下列情况之一■按照图8B接收到了新的ESTI重置信号。
■在主端口侧，使能PGI锁存被重置，并且然后按照图8C被主应用代码再次设置。
5)在步骤746，处理设置状态4.1并发送N微秒的ESTI重置信号，其后发送ESTI链路测试信号。
6)然后此接口等待PGI信号在询问750处被检测到。
在启动ESTI链路初始化的主端口侧(图7A)，发生以下情况1)主端口在询问706处等待ESTI重置信号，并且当接收到ESTI重置信号时，进行询问710。
2)在询问710处，状态7.2被设置。当接收到ESTI链路测试信号时，进行询问712。
·如图9B中所示，从询问710，处理也可以重置为链路状态0.0。
3)在询问712处，所有接收器良好信号被测试。如果为良好，则状态被设置为4.0 716。
·如果所有接收器良好信号没有通过测试，则链路状态1.0被设置714。
·链路状态机在此处保持挂起，直到发生下列情况之一■按照图8B接收到了新的ESTI链路重置信号。
■在主端口上，使能PGI锁存被重置，并且然后按照图8C被主应用代码再次设置。
4)在步骤716，状态4.0被设置，并且F(link)千兆赫时钟被传送。
5)然后主端口等待从从端口侧接收回PGI信号718。
在询问750处读出从端口(图7B)，将发生以下情况1)从端口检测PGI信号750。
2)在步骤752处的逻辑进行测试，以便查看这是否是用作从端口的主端口。
·如果该接口是用作从端口的主端口，则主机被中断756。
■然后该端口等待主机来设置使能PGI锁存758。
■当使能PGI锁存被设置时，步骤754被执行。
·如果该接口不是主端口，则从询问752直接执行步骤754。
3)在步骤754，运行信号(F(link)千兆赫时钟)被传送。4)状态5.0被设置720，启动时钟定时树和定时模式。
回到主端口(图7A)
1)主端口检测来自从端口侧的PGI信号718。
2)状态5.0被设置，启动时钟定时树和定时模式720、722。
主端口和从端口都处于定时模式722，并且可以以与现有的STI链路相同的方式完成定时模式。
图8A完成用于ESTI链路初始化的处理流。在图8A中，处理首先判定所述定时模式是否已被完成820。再次地，可以如对现有的STI链路那样执行定时评估(即，是本领域公知的)。一旦完成，处理判定所述定时是否失败和是否没有绕过线路测试830。如果是这样，则状态被设置为2.0，一个空时钟被发送M微秒，并且发送ESTI链路测试信号以便停用链路840。假设定时已经通过，则处理将链路状态设置为6.0，即，运行状态850。
图8B示出了当链路处于状态1.0、2.0、3.0和4.0时监视链路重置信号的过程。对于状态7.2，链路重置信号必须被检测为从无效状态转为有效状态。如果检测到链路重置信号870，链路被重置为状态0.0 880。然后，链路状态将转到状态0.1，等待ESTI链路测试信号。
如上所述，图8C示出了用于监视链路状态0.x或错误状态1.0、2.0或3.0的过程800，寻找何时使能PGI信号从无效状态转变为有效状态810。在这种情况下，ESTI状态机将被设置为状态7.1(图7A的步骤702)。
图9A和9B示出了用于使用ESTI链路重置信号使ESTI链路无效的处理流。
以图9A开始，处理监视链路状态5.0和6.0 900并判定是否持续收到有效的PGI(F(link)时钟)信号905。假如PGI信号消失，并且假设没有绕过线路测试910，则接收端口使自己的输出PGI(F(link)千兆赫时钟)信号无效(通过将输出时钟信号关闭M微秒)，与自己的T(link)ns时钟同步。在此时刻之后，将发送ESTI链路测试信号，直到链路状态达到0.0为止920。注意，正在使ESTI链路无效的主端口将发送ESTI链路重置信号，而正在响应所述无效的端口将发送ESTI链路测试信号。
图5中的检测PGI(F(link)时钟)的逻辑将在5*2*T(link)或更短的时间内检测到PGI消失。然而，所述重置信号将至少有几微秒没有被检测。因此，处理进行查看，以便判定是否收到了链路重置信号925，并且等待经过N微秒的时间940。如果在PGI消失之后的N微秒内没有出现ESTI链路重置信号，如果链路的当前状态是5.1，则链路状态被设置为2.0950。否则，如果链路的当前状态是6.1，则链路状态被设置为3.0 960。此链路将持续发送ESTI链路测试信号，直到按照图8B或8C的过程进行重置为止。如果检测到了重置信号，则从询问925，在重置信号消失之后930或在经过1.5*N微秒的时间之后935，该链路被重置为状态0.0 915。然后ESTI链路的两侧都将被保护。
图9B概述了仅用于主端口的处理。此处理监视处于4.0、5.0、6.0、7.1和7.2的链路状态970，并判定主端口上的使能PGI信号是否从有效状态转变为无效状态975。如果是，并且链路处于状态7.1或7.2，则当使能PGI信号被无效时，按照询问980和步骤995将链路状态重置为0.0。如果链路状态为5.0或6.0，则输出时钟信号被关闭M微秒以便和T(link)ns时钟同步。然后发送F(link)/5 ESTI链路重置信号985，直到经过N微秒为止990，此后链路状态被设置为0.0 995，由此对链路进行保护。
下表示出了如果ESTI链路初始化失败，可能是什么问题。
本发明可以被包括在具有例如计算机可用介质的制品(例如，一个或多个计算机程序产品)中。所述介质中包含例如计算机可读程序代码装置，用于提供和促进本发明的功能。所述制品可以被包括为计算机系统的一部分或单独销售。
此外，可以提供至少一个计算机可读的程序存储装置，该装置包含至少一个计算机可执行的指令程序以执行本发明的功能。
此处示出的流程图只是实例。在不偏离本发明的精神的情况下，此处所述的这些图或步骤(或操作)可以有多种变化。例如，可以按不同顺序执行步骤，或者可以添加、删除或修改步骤。所有这些变化都被视为要求保护的发明的一部分。
虽然此处给出并详细说明了优选实施例，对相关领域的技术人员显而易见的是，可以做出各种修改、增加、替代等而不偏离本发明的精神，并且因此它们被看作在如以下权利要求限定的本发明的范围之内。
权利要求
1.一种初始化双向自定时并行接口的方法，所述自定时并行接口包括由并行数据和时钟总线连接的第一节点和第二节点，所述并行数据和时钟总线包括多个交流差分线对，所述方法包括响应于第一频率的链路重置信号，自动地测试所述多个交流差分线对中的至少一个线对的传导性故障；以及其中所述自动测试包括采用第二频率的链路测试信号来测试所述多个交流差分线对中的所述至少一个线对，所述第二频率是一个低于第三频率的频率，所述第三频率包括所述自定时并行接口的运行信号频率，并且其中所述第一频率和所述第二频率还包括不同的频率。
2.如权利要求1的方法，其中所述第一节点用作用于初始化的主节点，并且所述第二节点用作从节点，所述主节点包括第一发送电路和第一接收电路，并且所述从节点包括第二接收电路和第二发送电路，所述第一发送电路经由所述多个交流差分线对的第一多个交流差分线对被连接到所述第二接收电路，并且所述第二发送电路经由所述多个交流差分线对的第二多个交流差分线对被连接到所述第一接收电路，并且其中所述方法进一步包括从所述主节点向所述从节点发送所述第一频率的所述链路重置信号，接着从所述主节点向所述从节点发送所述第二频率的所述链路测试信号；在所述从节点的所述第二接收电路处采用所述第二频率的所述链路测试信号来测试所述第一多个交流差分线对的传导性故障；在成功地测试了所述第一多个交流差分线对之后，从所述从节点向所述主节点发送所述第二频率的所述链路测试信号；响应于在所述主节点处接收到所述链路测试信号，测试所述第二多个交流差分线对的传导性故障；以及如果在所述从节点处对所述第一多个交流差分线对的测试或在所述主节点处对所述第二多个交流差分线对的测试都没有发现传导性故障，则启动所述自定时并行接口的正常运行，否则指出线路测试失败并停止初始化所述自定时并行接口。
3.如权利要求2的方法，其中所述启动正常运行包括从所述主节点向所述从节点发送所述第三频率的运行信号，在所述从节点处检测所述运行信号的接收，以及作为响应，从所述从节点向所述主节点发送所述第三频率的运行信号。
4.如权利要求3的方法，其中所述启动正常运行进一步包括为所述双向自定时并行接口建立定时序列，并且在建立了所述定时序列之后，进入所述双向自定时并行接口的运行状态。
5.如权利要求3的方法，进一步包括监视从所述主节点到所述从节点的所述第三频率的所述运行信号的接收，并监视从所述从节点到所述主节点的所述第三频率的所述运行信号的接收，并且如果任一运行信号变为无效，则启动所述双向自定时并行接口的关闭，所述关闭包括从指出接收所述运行信号失败的一个节点向另一个节点发送空时钟信号，接着发送所述第二频率的所述链路测试信号；在所述一个节点处监视来自所述另一个节点的所述第二频率的所述链路重置信号的接收，并且如果接收到该信号，将所述双向自定时并行接口设置为静默状态；以及等待来自所述另一个节点的所述第二频率的所述链路重置信号一段时间，并且如果没有接收到该信号，其后当指出不存在所述第三频率的所述运行信号时，判定所述双向自定时并行接口是处于建立定时状态还是处于运行状态，并且如果处于所述定时状态，所述方法包括将所述双向自定时并行接口设置为定时失败状态，并且如果处于运行状态，所述方法包括将所述双向自定时并行接口设置为运行失败状态。
6.如权利要求2的方法，进一步包括如果在所述从节点处对所述第一多个交流差分线对的测试失败，或者如果在所述主节点处对所述第二多个交流差分线对的测试失败，则终止所述双向自定时并行接口的初始化，所述终止包括将所述双向自定时并行接口置于线路测试失败状态。
7.如权利要求2的方法，进一步包括在所述第一接收电路和所述第二接收电路处提供模拟检测电路，以便检测所述第一频率的所述链路重置信号、所述第二频率的所述链路测试信号以及所述第三频率的所述运行信号。
8.如权利要求7的方法，其中所述第一接收电路和所述第二接收电路的所述模拟检测电路进一步包括这样的逻辑所述逻辑对接收到的所述第二频率的链路测试信号的数量进行计数，并且为每个所述第二频率的链路测试信号判定对所述第一多个或第二多个交流差分线对的测试是否成功。
9.如权利要求1的方法，其中所述链路重置信号的所述第一频率是比所述第三运行信号频率低的频率，并且其中所述链路测试信号的所述第二频率是比所述链路重置信号的所述第一频率低的频率。
10.一种用于初始化双向自定时并行接口的系统，所述自定时并行接口包括由并行数据和时钟总线连接的第一节点和第二节点，所述并行数据和时钟总线包括多个交流差分线对，所述系统包括用于自动地测试所述多个交流差分线对中的至少一个线对的传导性故障的装置，所述用于自动地测试的装置响应于第一频率的链路重置信号；以及其中所述用于自动地测试的装置包括采用第二频率的链路测试信号来测试所述多个交流差分线对中的所述至少一个线对的装置，所述第二频率是一个低于第三频率的频率，所述第三频率包括所述自定时并行接口的运行信号频率，并且其中所述第一频率和所述第二频率还包括不同的频率。
11.如权利要求10的系统，其中所述第一节点用作用于初始化的主节点，并且所述第二节点用作从节点，所述主节点包括第一发送电路和第一接收电路，并且所述从节点包括第二接收电路和第二发送电路，所述第一发送电路经由所述多个交流差分线对的第一多个交流差分线对被连接到所述第二接收电路，并且所述第二发送电路经由所述多个交流差分线对的第二多个交流差分线对被连接到所述第一接收电路，并且其中所述系统进一步包括用于从所述主节点向所述从节点发送所述第一频率的所述链路重置信号的装置，接着是用于从所述主节点向所述从节点发送所述第二频率的所述链路测试信号的装置；用于在所述从节点的所述第二接收电路处采用所述第二频率的所述链路测试信号来测试所述第一多个交流差分线对的传导性故障的装置；在成功地测试了所述第一多个交流差分线对之后，用于从所述从节点向所述主节点发送所述第二频率的所述链路测试信号的装置；响应于在所述主节点处接收到所述链路测试信号，用于测试所述第二多个交流差分线对的传导性故障的装置；以及如果在所述从节点处对所述第一多个交流差分线对的测试或在所述主节点处对所述第二多个交流差分线对的测试都没有发现传导性故障，用于启动所述自定时并行接口的正常运行，否则用于指出线路测试失败并停止初始化所述自定时并行接口的装置。
12.如权利要求11的系统，其中所述用于启动正常运行的装置包括用于从所述主节点向所述从节点发送所述第三频率的运行信号的装置，用于在所述从节点处检测所述运行信号的接收的装置，以及用于作为响应，从所述从节点向所述主节点发送所述第三频率的运行信号的装置。
13.如权利要求12的系统，其中所述用于启动正常运行的装置进一步包括用于为所述双向自定时并行接口建立定时序列的装置，和在建立了所述定时序列之后，用于进入所述双向自定时并行接口的运行状态的装置。
14.如权利要求12的系统，进一步包括用于监视从所述主节点到所述从节点的所述第三频率的所述运行信号的接收的装置，和用于监视从所述从节点到所述主节点的所述第三频率的所述运行信号的接收的装置，以及如果任一运行信号变为无效，用于关闭所述双向自定时并行接口的装置，所述用于关闭的装置包括用于从指出接收所述运行信号失败的一个节点向另一个节点发送空时钟信号，接着发送所述第二频率的所述链路测试信号的装置；用于在所述一个节点处监视来自所述另一个节点的所述第二频率的所述链路重置信号的接收，并且如果接收到该信号，用于将所述双向自定时并行接口设置为静默状态的装置；以及用于等待来自所述另一个节点的所述第二频率的所述链路重置信号一段时间，并且如果没有接收到该信号，其后当指出不存在所述第三频率的所述运行信号时，用于判定所述双向自定时并行接口是处于建立定时状态还是处于运行状态的装置，并且如果处于所述定时状态，所述系统包括用于将所述双向自定时并行接口设置为定时失败状态的装置，并且如果处于运行状态，所述系统包括用于将所述双向自定时并行接口设置为运行失败状态的装置。
15.如权利要求11的系统，进一步包括如果在所述从节点处对所述第一多个交流差分线对的测试失败，或者如果在所述主节点处对所述第二多个交流差分线对的测试失败，用于终止所述双向自定时并行接口的初始化的装置，所述用于终止的装置包括用于将所述双向自定时并行接口置于线路测试失败状态的装置。
16.如权利要求11的系统，进一步包括用于在所述第一接收电路和所述第二接收电路处提供模拟检测电路，以便检测所述第一频率的所述链路重置信号、所述第二频率的所述链路测试信号以及所述第三频率的所述运行信号的装置。
17.如权利要求16的系统，其中所述第一接收电路和所述第二接收电路的所述模拟检测电路进一步包括这样的逻辑所述逻辑对接收到的所述第二频率的链路测试信号的数量进行计数，并且为每个所述第二频率的链路测试信号判定对所述第一多个或第二多个交流差分线对的测试是否成功。
18.如权利要求10的系统，其中所述链路重置信号的所述第一频率是比所述第三运行信号频率低的频率，并且其中所述链路测试信号的所述第二频率是比所述链路重置信号的所述第一频率低的频率。
19.一种双向自定时并行接口，所述接口包括第一节点和第二节点；连接所述第一节点和所述第二节点的并行数据和时钟总线，所述并行数据和时钟总线包括多个交流差分线对；以及用于初始化所述双向自定时并行接口的初始化电路，所述初始化电路包括这样的电路，该电路用于自动地测试所述多个交流差分线对中的至少一个线对的传导性故障，所述自动测试响应于第一频率的链路重置信号；以及其中所述自动测试包括采用第二频率的链路测试信号来测试所述多个交流差分线对中的所述至少一个线对，所述第二频率是一个低于第三频率的频率，所述第三频率包括所述自定时并行接口的运行信号频率，并且其中所述第一频率和所述第二频率还包括不同的频率。
20.至少一个计算机可读的、有形地体现至少一个可由所述计算机执行的指令程序以执行初始化双向自定时并行接口的方法的程序存储装置，所述自定时并行接口包括由并行数据和时钟总线连接的第一节点和第二节点，所述并行数据和时钟总线包括多个交流差分线对，所述方法包括响应于第一频率的链路重置信号，自动地测试所述多个交流差分线对中的至少一个线对的传导性故障；以及其中所述自动测试包括采用第二频率的链路测试信号来测试所述多个交流差分线对中的所述至少一个线对，所述第二频率是一个低于第三频率的频率，所述第三频率包括所述自定时并行接口的运行信号频率，并且其中所述第一频率和所述第二频率还包括不同的频率。
21.如权利要求20的至少一个程序存储装置，其中所述第一节点用作用于初始化的主节点，并且所述第二节点用作从节点，所述主节点包括第一发送电路和第一接收电路，并且所述从节点包括第二接收电路和第二发送电路，所述第一发送电路经由所述多个交流差分线对的第一多个交流差分线对被连接到所述第二接收电路，并且所述第二发送电路经由所述多个交流差分线对的第二多个交流差分线对被连接到所述第一接收电路，并且其中所述方法进一步包括从所述主节点向所述从节点发送所述第一频率的所述链路重置信号，接着从所述主节点向所述从节点发送所述第二频率的所述链路测试信号；在所述从节点的所述第二接收电路处采用所述第二频率的所述链路测试信号来测试所述第一多个交流差分线对的传导性故障；在成功地测试了所述第一多个交流差分线对之后，从所述从节点向所述主节点发送所述第二频率的所述链路测试信号；响应于在所述主节点处接收到所述链路测试信号，测试所述第二多个交流差分线对的传导性故障；以及如果在所述从节点处对所述第一多个交流差分线对的测试或在所述主节点处对所述第二多个交流差分线对的测试都没有发现传导性故障，则启动所述自定时并行接口的正常运行，否则指出线路测试失败并停止初始化所述自定时并行接口。
22.如权利要求21的至少一个程序存储装置，其中所述启动正常运行包括从所述主节点向所述从节点发送所述第三频率的运行信号，在所述从节点处检测所述运行信号的接收，以及作为响应，从所述从节点向所述主节点发送所述第三频率的运行信号。
23.如权利要求22的至少一个程序存储装置，其中所述启动正常运行进一步包括为所述双向自定时并行接口建立定时序列，并且在建立了所述定时序列之后，进入所述双向自定时并行接口的运行状态。
24.如权利要求22的至少一个程序存储装置，进一步包括监视从所述主节点到所述从节点的所述第三频率的所述运行信号的接收，并监视从所述从节点到所述主节点的所述第三频率的所述运行信号的接收，并且如果任一运行信号变为无效，则启动所述双向自定时并行接口的关闭，所述关闭包括从指出接收所述运行信号失败的一个节点向另一个节点发送空时钟信号，接着发送所述第二频率的所述链路测试信号；在所述一个节点处监视来自所述另一个节点的所述第二频率的所述链路重置信号的接收，并且如果接收到该信号，将所述双向自定时并行接口设置为静默状态；以及等待来自所述另一个节点的所述第二频率的所述链路重置信号一段时间，并且如果没有接收到该信号，其后当指出不存在所述第三频率的所述运行信号时，判定所述双向自定时并行接口是处于建立定时状态还是处于运行状态，并且如果处于所述定时状态，所述方法包括将所述双向自定时并行接口设置为定时失败状态，并且如果处于运行状态，所述方法包括将所述双向自定时并行接口设置为运行失败状态。
25.如权利要求21的至少一个程序存储装置，进一步包括如果在所述从节点处对所述第一多个交流差分线对的测试失败，或者如果在所述主节点处对所述第二多个交流差分线对的测试失败，则终止所述双向自定时并行接口的初始化，所述终止包括将所述双向自定时并行接口置于线路测试失败状态。
26.如权利要求21的至少一个程序存储装置，进一步包括在所述第一接收电路和所述第二接收电路处提供模拟检测电路，以便检测所述第一频率的所述链路重置信号、所述第二频率的所述链路测试信号以及所述第三频率的所述运行信号。
27.如权利要求26的至少一个程序存储装置，其中所述第一接收电路和所述第二接收电路的所述模拟检测电路进一步包括这样的逻辑所述逻辑对接收到的所述第二频率的链路测试信号的数量进行计数，并且为每个所述第二频率的链路测试信号判定对所述第一多个或第二多个交流差分线对的测试是否成功。
28.如权利要求20的至少一个程序存储装置，其中所述链路重置信号的所述第一频率是比所述第三运行信号频率低的频率，并且其中所述链路测试信号的所述第二频率是比所述链路重置信号的所述第一频率低的频率。
全文摘要
本发明提供了具有容性连接的双向自定时并行接口的初始化。所述自定时接口包括由并行总线连接的主节点和从节点，所述并行总线包括多个交流差分线对。所述初始化包括自动测试所述多个交流差分线对中的至少一个线对的传导性故障，其中所述测试是对第一频率的链路重置信号的响应。所述自动测试包括采用第二频率的链路测试信号来测试所述多个交流差分线对中的所述至少一个线对。所述第二频率是比所述自定时并行接口的第三运行信号频率低的频率，并且所述第一频率和所述第二频率包括不同的频率。本发明还提供了所述主节点与从节点之间的启动测试和握手方法。
文档编号H04L12/24GK1703011SQ200510069118
公开日2005年11月30日 申请日期2005年5月10日 优先权日2004年5月11日
发明者P·W·邦德, D·E·卡斯泊, E·舍森斯卡, J·M·霍克, R·R·利沃尔西 申请人:国际商业机器公司