专利名称：：一种基带解码器电路及其流水线操作方法
技术领域：
：本发明涉及移动通信
技术领域：
，特别是涉及一种基带解码器电路及其流水线操作方法。
背景技术：
：在目前3G手机终端芯片中，物理层中的基带解码器是其核心的组成部分，按照终端的约束条件，如何实现手机芯片中基带解码器的低耗电，高效率和低复杂度一直是重要的课题。为解决这些问题，芯片设计需要充分考虑到性能，造价和时钟速率的相互影响。在满足性能的前提下，造价和时钟速率(功耗)是衡量价值的重要因素。目前3G的基带芯片属于新的课题.，但是在产品层面已经暴露出功耗大，造价高的缺点。目前基带解调芯片的实现方法可以分为以下两种1.全DSP实现。采用DSP架构，用软件的方式实现3GPPTS25.212(WCDMA)或者3GPPTS25.222(TD-SCDMA)规范中定义的信号处理流程。在DSP的实现中，软件采用模块的方式进行处理，模块和模块之间由操作系统负责内存数据的调度和管理。这种方法的缺点是功耗大，因为DSP的处理和ASIC相比，需要驱动整个DSP架构。2.高速硬件逻辑实现。为保证在l()ms内完成对无线帧数据的实时处理，需要采用较大的硬件设计单元，然后采用一级緩沖器，将物理信道的数据分类为传输信道的数据，然后采用软件的方式进行解码。这样的实现方法分为两种，一种是ASIC加DSP。在第一次解交织后，10ms定时周期的无线帧数据已经转换为TTI(传输时间间隔)帧为定时周期的传输信道数据。之后的处理是按照传输信道数据进行的。ASIC负责前端的符号处理，DSP进行软件的操作、数据的解码和CRC校验。这样的设计思路，依然没有将功率降到最低程度，同时DSP的造价也需要考虑。一种是纯ASIC实现。实现过程中，在降低处理开销的同时，保证处理的实时性要求。本发明提出的串行流水线架构，虽同样应用ASIC加DSP的实现方式，但其串行流水线架构可以保证在支持最大速率的同时，降低硬件的开销，可以广泛的应用到3G基带解码芯片的电赠4殳计中去。在以CDMA为基础的3G移动通信系统中，WCDMA技术和TD-SCDMA技术都定义了非常复杂的基带信号处理流程(3GPPTS25.211规范3GPPTS25.215规范,3GPPTS25.221规范3GPPTS25.225规范)，完全按照这样的信号处理流程设计基带，带来很大的功耗要求。在3G系统面世的前几年中，都存在手机功耗过大，不能实现长时间通话和待机的问题。因此如何降低3G手机的功耗，一直是实现3G系统商业应用的瓶颈。按照通常的划分，3G手机基带可以被分为码片级速率处理单元和符号级速率处理单元。码片级的速率处理单元包括射频接口，高速同步/路径搜索模块，信道估计，RAKE接收机(相千扩频接收机)，和射频的一些辅助电路(AGC,AFC等)。这些模块至少需要以两倍的码片时钟来驱动，一般采用硬件ASIC设计。符号级的速率处理单元在3GPPTS25.212和3GPPTS25.222中已经严格定义，本发明涉及的内容就是在这样的约束条件下，如何保证符号级速率处理单元(也就是本发明要讨论的基带解码器)的性能要求，如何降低功耗的设计。按照手机的要求，待机的时候，可以实现的待机电流一般在10mA以下'在通话的时候电流在100多mA，在视频业务时，功耗可以达到300多mA。另外CDMA手机需要进行大量的网络测量，这些测量功能需要不断的打开硬件，驱使其工作，然后向网络回报测量的结果，因此需要从各个方面考虑如何降低功率的开销。另外数字芯片的造价取决于采用的制造工艺和内部的逻辑门数目，数目大也会带来功耗的加大，因此如何简化设计，是3G手机非常重要的话题。在基带解码器中，3G规范(3GPPTS25.212和3GPPTS25.222)定义的主要信号模块包括-第二次交织操作-第一次交织操作-速率匹配操作-信道编码(巻积编码或TURBO编码)4喿作-CRC校验和GSM与CDMAone的基带相比，引入的数据处理非常复杂，因此需要在硬件设计实现上考虑如何进行最大的优化。
发明内容本发明的目的为解决上述现有技术问题，降低下行数据接收中的存储器开销，保证处理延迟要求的同时降低工作时钟。本发明提供一种基带解码器电路，由第二解交织器、第一解交织器、解速率匹配器、信道解码器、循环冗余码检测单元等器件依次连接组成，所述的器件之间插入四个緩冲器，依次为第一緩沖器、第二緩冲器、第三緩沖器，和第四緩沖器；使上一帧数据在较后的器件处理的同时，较前的器件能够同时接受下一帧数据进行处理。其中，所述的较前的器件是指解交织器和解速率匹配器，较后的器件是指信道解码器。所述的串联的器件间的緩沖器由前一个信号处理器件执行写操作，由后一个器件执行读操作。所述的第一緩沖器和第二緩沖器具有緩沖器读写控制器，可以同时对它们进行读写。所述的第一緩沖器、第二緩冲器、第三緩沖器由4倍的码片时钟驱动，即工作频率为15.36MHz。所述的第四緩沖器写操作时由4倍的码片时钟驱动，读操作时由数字信号处理时钟驱动，需要在读/写操作之前切换其主时钟。所述的第一解交织器和信道解码器具有各自的存储器可以同时运行而不会造成任何延迟。所述的各緩冲器的长度通过对最高速率的计算，可以在满足实时性的条件下，最大化的降低緩冲器的长度。所述的一帧数据的传输时间间隔为10ms。本发明还提供一种基带解码器电路的流水线操作方法，在串行的前端处理器件和后端处理器件之间串接緩冲器；在后端处理器件处理数据帧的同时，前端处理器件读入并处理下一帧数据。其中，所述的前端的器件是指解交织器和解速率匹配器，后端的器件是指信道解码器。本发明的有益效果是，本发明是3G移动通信系统中芯片设计的一种流水线操作技术，提出流水线操作的流程并通过计算得出工作频率和流水线的内在关系，给出最高数据处理的范例以说明这样的流水线设计可以在以最低的硬件配置下满足处理的实时性要求，使工作时钟降低，最大化地提高下行处理基带解码效率。本发明通过计算各个电路元件处理10ms数据所需用时，得出工作频率和流水线操作的内在关系，以最低的硬件要求符合处理的实时性要求。本发明中串行到达的10ms数据流都可以得到及时的处理，第一个10ms数据在经过解交织和解速率匹配进入信道解码器进行解码之后，允许第二个10ms数据进入系统进行解交织和解速率匹配，4巴原先需要大约12ms完成的下行链路数据解码操作，流水化为不同的进程，因此可以保证后续源源不断的10ms数据的处理。本发明充分利用了系统资源，有效降低下行数据接收中的存储器开销，保证处理延迟要求的同时降低工作时钟，最大化地提高了下行处理基带解码效率。图1是本发明的串行硬件基带解码器框图2是基带解码器各模块操作时间和空间到达数据的时序图。具体实施方式下面结合附图和具体实施方案，对本发明作进一步的说明。在3G最高速率的要求下，解码一次10ms的无线帧数据，处理时间大约为12ms,对于本发明提出的緩冲器串联结构设计下，前一个10ms帧数据经过解交织和解速率匹配进入信道解码器进行解码之后，允许下一个10ms帧数据进入解码电路进行解交织和解速率匹配。以数据流水操作的工作方式，将原来12ms的处理时间缩短到10ms,同时不影响硬件的实时性，并且同时降低功耗和硬件设计复杂度。同样的，本发明也可以针对其他与3G通信系统类似的基带解码系统，在该系统中在一定速率的要求下，解码一个一定传输时间间隔的无线帧数据，需要花费大于该时间间隔长度时间。图1是本发明的串行硬件基带解码器框图。在图1中，基带解码器呈线形串接，其中第二解交织器、第二解交织器緩沖器、第一解交织器、第一解交织器緩沖器、解速率匹配器、解速率匹配器緩沖器、信道解码器、信道解码器緩沖器，以及循环冗余码检测单元依次连接。即在传统的第二解交织器、第一解交织器、解速率匹配器、信道解码器、循环冗余码检测单元依次连接的结构之间插入四个緩沖器。每个硬件模块由DSP设定参数，每个硬件模块在结束一段数据的操作后，用发送中断信号的方式告知DSP相应事件的结束。在串行的器件之间串接緩沖器；在信道解码器处理上一数据帧的同时，交织器和解速率匹配器读入并处理下一帧数据。以下以宽带码分多址(WCDMA)为例，阐述本发明的技术解决方案。本发明的方法可以适用到类似的TD-SCDMA基带解码器的设计中。串行硬件WCDMA基带解码器由第二解交织器、第一解交织器、解速率匹配模块、信道解码器、4个緩沖器(buffer)以及CRC(循环冗余码检测)校验组成，取TTI(传输时间间隔)=10ms。(TTI是传输信道的参数，在10ms，20ms,40ms，80ms中取值，当信息速率为384kbps时，取TTI为10ms)。下行解码路径上的这4个信道信号緩沖器分别为-第二次解交织电路的緩沖器，本发明称为緩沖器l。-第一次解交织电路的緩冲器，本发明称为緩沖器2。-解速率匹配电路的緩沖器，本发明称为緩沖器3。-信道解码电路缓冲器，本发明称为緩冲器4。具体连接关系如图1所示。串行硬件WCDMA基带解码器由第二次解交织器及其緩冲器(緩冲器1)、第一次解交织器及其緩沖器(緩沖器2)、解速率匹配模块及其緩冲器(緩沖器3)、信道解码器及其缓沖器(緩沖器4)以及CRC(循环冗余码;险测)校验组成，取TTI(传输时间间隔)=10ms。该解码器的实现完全按照3GPPTS25.212定义的信号流程实现，所不同的是，3GPP规范只定义了信道的发送处理过程，而不涉及发送处理的具体实现。同样接收处理可以看作是发送处理的逆过程。因此在规范中不设计接收处理的具体实现。与通常的信号处理方式相比，该架构的特点是采用4个緩冲器连接各个信号处理单元，全部采用硬件时间，时序逻辑控制由软件完成，所谓软件完成的含义是，软件不介入对待处理数据的直接处理，只是完成相应的配置。每个硬件模块在结束一段数据的操作后，用硬件中断的方式告知软件相应事件的结束。软件负责下一次硬件的参数配置信息，并完成实时调度。本发明不涉及软件的调度动作，而只是从硬件的角度描述如何保证硬件以最低的时钟和资源支持最高速率的符号解码操作。串联的信号处理模块间的緩冲器由前一个信号处理模块执行写操作，由后一个模块执行读操作。为緩沖器1和緩冲器2准备緩沖器读写控制器，可以同时对它们进行读写。也就是说第一次解交织器和第二次解交织器可以同时工作。和緩沖器1相同，緩冲器2可以同时被第一解交织电路和解速率匹配器读写。緩沖器3可以被解速率匹配器和解码器同时读写。在本发明中，3个緩冲器(緩沖器l，緩沖器2和緩沖器3)由4倍的码片时钟(CHIPx4)驱动，即工作频率为15.36MHz。CRC校验的数据由DSP负责传输到上层协议，因此不能共享緩冲器4的读写时间。写操作时由硬件CHIPx4时钟驱动，读操作时由DSP(数字信号处理)时钟驱动。这需要在读/写操作之前切换其主时钟。因此解码器和CRC校验必须串行工作。由于分级緩冲器的存在，第一解交织器和信道解码器的同时运行不会造成任何延迟，它们用各自的存储器。分级緩冲器的长度通过对最高速率的计算，可以在满足实时性的条件下，最大化的降低緩冲器的长度。首先，需要清楚的估计下行信道解码器的处理时间，3个緩冲器(緩沖器1，緩冲器2和緩沖器3)由4倍的码片时钟(CHIPx4)驱动(=15.36MHz)，硬件的处理速度主要取决于存储器的读写速度。各个緩冲器的长度设计緩沖器4:按照3GPP的规定，对于384kbps级别的接收机，在任意10ms间隔收到的传输块的最大比特数为6400，因此緩冲器4的最小长度为6400，考虑到CRC比特的开销,这里表达为6400+a。緩沖器3:编码模块的速率为1/3，因此该模块的最小长度为3X(6400+a)。緩冲器2:考虑到比特重复的最大情况为2倍速率，因此，该模块的最小长度为2x3x(6400+a)。緩冲器1:按照3GPP的规定，对于384kbps级别的接收机，在任意10ms间隔收到的物理信道的最大比特数为19200,因此緩沖器1的最小长度为19200x2=38400。因为下行链路可以看作是上行链路的逆过程，所以用倒推的方法算出从緩沖器4到緩沖器1的符号数目。緩冲器1到緩沖器2的时间按照3GPP的规定，在最高速率的要求下，每10ms的间隔内，需要存入长度为19200bit(由TS25.211/Tableli可知，slotfo匿t(间隙格式)=16,SF(扩频因子)=4时，下行链路DPCH(专用物理信道)每个长度为10ms的帧被分为15个时隙，bits/slot:1280,可得帧长度frame=1280xl5=19200bits)。第一解交织器需要从緩沖器1中在10xF,msTTI周期内移动19200xF,(i是帧的数目，F,是帧中的符号数目)个bit到緩沖器2。这项操作需要至少1.25xF,ms,1.25的来历是19200/15.36M。因此，第一解交织器的处理时间为二PxU/15.36MHz，其中U为物理信道帧内符号数，P为CCTrCH内的PhyCH(物理信道)数目。最复杂情况(384Kbps速率情况)下，第一解交织器需要每lOms周期从緩沖器1中搬移19200bits到被緩沖器2中。在这种情况下需要花费1.25ms。緩沖器2到緩冲器3的时间对于解速率匹配模块来说，处理时间最长的情况是比特重复操作，因为读操作的次数可为写操作的两倍。解速率匹配器的处理时间=G/15.36MHz，G是解速率匹配的比特数。在最高速率下，需要从緩沖器2搬移48Kbit到緩冲器3。耗费3.2ms。緩沖器3到緩沖器4的时间当信道速率为384kbps的情况下，采用高速巻积码解码电路，信道解码器的处理时间可以粗略估量如下，B,为TrCH的TTI帧内第m个传输块(包含CRC比特)。信道解码器的处理时间=B,x{2x(l+L1ZL)xITER+1}xi.i/CLK,其中，L,L1,ITER是参数，默认值为{256,16,11}。L是信道解码器单次解码的输出比特数，Ll+1^是信道解码器单次解码的输入比特数，ITER是信道解码器的解码迭代次数。值得注意的是，在ASIC(特殊应用集成电路)中，CHIPx8被用做信道解码器的工作时钟。在FPGA(可现场编程门阵列)中CHIPx4作为信道解码器的工作时钟。因此，如果用FPGA处理384kbps信道数据，需要耗费6.7ms处理10ms数据。从緩沖器4的读出时间CRC校验由DSP模块驱动。DSP时钟速率设定为20MHz，DSP程序可以在1个DSP周期内访问緩沖器4。CRC校验每16比特逐次读取緩沖器4的比特。因此，CRC校验的处理时间=B,/16/20MHz。根据上面的论述，这里将最高速率的处理时间列表1如下(緩沖器的处理时间可忽略)<table>tableseeoriginaldocumentpage13</column></row><table><table>tableseeoriginaldocumentpage14</column></row><table>表l最复杂情况的处理时间估算由表1，可以把时间进度表绘制如图2(设定认为只有1个TrCH，为简化取TTI=10ms,实际情况参考3GPPTS25.101中的A.3.4节)。图2给出了基带解码器各模块操作时间和空间到达数据的时序图。横轴表示了10ms的无线帧到达时序，纵轴表示了各个模块的名称，阴影的部分，表示了特定的一段数据的处理时间。由图中可以清晰的看出本专利表述的流水操作处理可以保证数据的实时性处理。处理10ms数据的全部处理时间大约12ms。因为我们用多緩沖器的结构，实现了流水操作，因此可以在信道解码器完成工作前开始下一个10ms数据的第一解交织，这样我们就可以实时的处理新到达的数据了，而不需要全部数据都被处理完，才接受下个10ms的数据。第一个10ms数据在经过解交织和解速率匹配进入信道解码器完成解码工作前，允许第二个10ms数据进入系统进行解交织和解速率匹配，对巴原先需要大约12ms秒完成的下行链路数据解码流水的方式进行，保证10ms数据的实时性。以上介绍的仅仅是基于本发明的几个较佳实施例，并不能以此来限定本发明的范围。任何对本发明的装置作本
技术领域：
内熟知的部件的替换、组合、分立，以及对本发明实施步骤作本
技术领域：
内熟知的等同改变或替换均不超出本发明的揭露以及保护范围。权利要求1.一种基带解码器电路，由第二解交织器、第一解交织器、解速率匹配器、信道解码器、循环冗余码检测单元等器件依次连接组成，其特征在于所述的器件之间插入四个缓冲器，依次为第一缓冲器、第二缓冲器、第三缓冲器，和第四缓冲器；使上一帧数据在较后的器件处理的同时，较前的器件能够同时接受下一帧数据进行处理。2、如权利要求1所述的基带解码器电路，其特征在于所述的较前的器件是指解交织器和解速率匹配器，较后的器件是指信道解码器。3、如权利要求1所述的基带解码器电路，其特征在于，所述的串联的器件间的緩冲器由前一个信号处理器件执行写操作，由后一个器件执行读操作。4、如权利要求1所述的基带解码器电路，其特征在于，所述的第一緩沖器和第二緩沖器具有緩冲器读写控制器，可以同时对它们进行读写。5、如权利要求1所述的基带解码器电路，其特征在于，所述的第一緩沖器、第二緩沖器、第三緩沖器由4倍的码片时钟驱动，即工作频率为15.36MHz。6、如权利要求1所述的基带解码器电路，其特征在于，所述的第四緩沖器写操作时由4倍的码片时钟驱动，读操作时由数字信号处理时钟驱动，需要在读/写操作之前切换其主时钟。7、如权利要求1所述的基带解码器电路，其特征在于，所述的第一解交织器和信道解码器具有各自的存储器可以同时运行而不会造成任何延迟。8、如权利要求1所述的基带解码器电路，其特征在于，所述的各緩沖器的长度通过对最高速率的计算，可以在满足实时性的条件下，最大化的降低緩沖器的长度。9、如权利要求1所述的基带解码器电路，其特征在于，所述的一帧数据的传输时间间隔为10ms。10、一种基带解码器电路的流水线搡作方法，其特征在于，在串行的前端处理器件和后端处理器件之间串接緩冲器；在后端处理器件处理数据帧的同时，前端处理器件读入并处理下一帧数据。11、如权利要求1所述的基带解码器电路的流水线操作方法，其特征在于所述的前端的器件是指解交织器和解速率匹配器，后端的器件是指信道解码器。全文摘要一种基带解码器电路，由第二解交织器、第一解交织器、解速率匹配器、信道解码器、循环冗余码检测单元等器件依次连接组成，所述的器件之间插入四个缓冲器，依次为第一缓冲器、第二缓冲器、第三缓冲器，和第四缓冲器；使上一帧数据在较后的器件处理的同时，较前的器件能够同时接受下一帧数据进行处理。本发明充分利用了系统资源，有效降低下行数据接收中的存储器开销，保证处理延迟要求的同时降低工作时钟，最大化地提高了下行处理基带解码效率。文档编号H04L25/03GK101212431SQ20061014811公开日2008年7月2日申请日期2006年12月27日优先权日2006年12月27日发明者王立宁申请人:鼎芯通讯(上海)有限公司