专利名称：一种基于数字插值的多普勒模拟实现方法
技术领域：
本发明涉及数字通信编码技术，特别涉及一种基于数字插值技术用来实现 数字信号源的多普勒码偏模拟的方法。
背景技术：
当前，信号源模拟技术是一项重要技术。它能在通信系统未完成前对实际 信号进行模拟，给系统设计提供了模拟的输入，对通信系统中接收机的研制提 供重要的参考。对实际的信号源的模拟有好多不同的方面，包括信号传输过程 中的多径问题，多谱勒问题，噪声特性以及信道特性等等。这些问题影响着接 收机的性能，所以对上述问题的可控模拟将对接收机性能的分析提供有用的帮 助。本专利关注的是对数字传输中多谱勒效应的模拟。
就现有技术方案而言，对数字信号多谱勒效应的模拟主要是采用提高数字 信号采样率来实现多谱勒效应。该方法通过提高采样率，以获得对信号码片长 度的控制。如果信号码流的速率为f，则采用10f或更高的速率(fl)来产生 该码流，产生的码片长度可以在1/10f或1/f 1长度上调整。由于要获得更高
的码片调整精度必须要相应提高码流产生的时钟，这使得该方法需要更好的器 件支持。并且通常由于分辨率不够高，码片长度的调整不是连续的，而是跳变 的，这跟实际情况是不相符的。
上述方法在产生高速率的数字信号时难以实现，因为此时数字信号的码率 已经很高，如果再提高十倍或者更高将不是硬件平台所能承受的。针对该情况， 为了更好的实现对数字信号源的多谱勒码偏的模拟需要提出一种更经济更有 效的技术实现方法。
发明内容
本发明的目的是提供一种基于数字插值技术用来实现数字信号源的多普勒码偏模拟的技术方法。该方法依靠一种纯数字信号处理的方法来模拟码偏过 程，通过对无码偏的数字信号的后处理，来调整每个码片的长度，其核心技术 是数字内插技术。因此，在实现过程中具备不受数据码率的影响的特性，并能 产生连续的任意码片长度调整的信号。
为实现上述发明目的，该技术方法的实现就硬件环境而言，主要由FPGA 来完成。通过在信号发生器板卡这个平台上采用FPGA跟PC协作的方式来实现 多普勒参数的可变调整。其主要过程为PC端通过PCI总线把多普勒参数实时 的传送到信号发生器板卡，FPGA根据当前的多普勒参数，来产生对应码率的数 字信号，并送往DA芯片产生模拟的基带信号。
下面描述该发明的具体方案。
针对方案中FPGA所产生的可变码率数字信号的参数设置如下 假设无多谱勒码偏时码率为/,，成形后的基带信号的数据率为iV/;(N为整 数)，在模拟多谱勒码偏后，码率要被调整到/。
这些参数在本发明方法的整个过程中，其步骤包括-
(1) 以2iy/;的数据速率产生停等可控的码率为2/￡的数字基带成形信号，并以 2W,的速率将其输入前端缓存。
(2) 在2jy/;的工作速率下，适时的从前端缓存中取出数据，对码片偏移量进
行累加，以当前偏移量对取出的数据进行内插处理，并适时将内插结果码率为
/，采样率为iy/;的数据输入后端缓存。
(3) 以的固定速率将后端缓存的数据取出，送往数模转换器以产生码率 为/的模拟信号。
另外，还须说明的是
上述步骤(2)中的数字内插的信号处理具体是采用的是四点二次分段插值。
该方法取出四个输入数据，在已知偏移量的情况下，计算出一个插值。理论证 明该插值方法的性能较为优秀，计算量适中。
上述步骤(2)中的数字内插的信号处理的插值运算可以采用矩阵运算的方
式来实现。
根据上述发明方法，该技术可以应用于各种数字通信系统对多谱勒码偏的
模拟，依托FPGA， DSP或其它处理器实现。本发明的优点
(1) 本发明方法只需要以两倍于成形速率的速率产生基带信号，而不需要象 背景技术那样将釆样率提高很多。
(2) 本发明方法对码片长度的调整是连续的，其分辨率取决于码片偏移量的 量化长度，在不加大硬件需求的情况下，可以很容易得到很高的分辨率。而背 景技术对码片长度的调整是跳变的，其分辨率取决于采样率，要达到较高的分 辨率，必须极大的提高工作频率，增加了处理负担。
(3) 本发明方法所采用的是一种模块化的设计，这使得该方法的移植性更强。
(4) 本发明具有更好的适应性，它可以在处理负担和内插性能间做折中，并 且如果有更好的内插方法出现，可以立刻应用到本发明中来。
图l为本发明中硬件平台框图2为本发明中整个FPGA算法的流程图3为本发明中内插处理模块实现的流程图4为本发明中内插模块中FIFO读写以及累加器控制流程图。
上述附图中涉及的英语技术名词解释如下
FPGA: Field Programmable Gate Array,现场可编程逻辑门阵列 FIFO: First-In First-Out先进先出队列
Farrow:人名， 一种实现内插滤波器的结构，能有效的减少计算量
PC: Personal Computer个人计算机
DSP: Digital Signal Processor数字信号处理器
PCI: Peripheral Component Interconnect外围设备连接总线
具体实施例方式
为了有利于相关技术人员更好地理解本发明，下面结合附图作进一步说明。
本发明所述的一种基于数字插值技术用来实现数字信号源的多普勒码偏模拟的技术方法，涉及数字信号的速率变化以及其相应的内插技术。其主要原 理是通过数字信号处理方法，改变数字信号的抽样速率，然后再以相同的速率 发送以达到调整码片长度的目的。其中数字信号抽样速率的改变是通过内插的方式来实现的，为了减少计算量，内插釆用Farrow实现结构。参见图1,本发明方法的硬件平台是信号模拟器板卡。图中所示FPGA通过 PCI接口芯片和PC进行通信，来获得当前的多普勒的参数。FPGA负责产生码 率可变，速率固定的数字基带信号。经过模拟通路，得到模拟的基带信号。参见图2,通过所示的FPGA算法的流程图，可以知道整个方案的核心部分 是内插模块，由于采样速率的变化，内插模块的输入速率和输出速率是不一致， 于是内插模块的前后加了两块缓存，以保证数据能够连续的输出。由于最终要 保证数据是以f的速率，如果输入内插模块的数据速率也是以f，则当多谱勒 为正时，内插模块输出数据速率就小于f，不足以维持正常的数据率f 。所以 整个内插模块和前端都工作在2f的频率上。另外，为了保证数据的连贯性， 要求输入数据流有停止和恢复的能力。参见图3，该内插模块的结构如图中，所示Code—doppler是多谱勒效应之 后的码片长度相对于多谱勒效应之前码片长度的变化量的归一化值。当多谱勒 为正频率时，码片长度变短，偏移量为正；当多谱勒为负频率时，码片长度变 长，偏移量为负。由于码片偏移量是时变的，所以对每次的码片偏移量 Code—doppler进行实时的累加以获取当前偏移量。当多谱勒为正频率时，多谱 停等控制模块根据前后FIFO的记数情况来控制整个内插模块是否工作。每一 时刻，矩阵运算模块中有四个抽样点，累加器输出Cod^doppler—sum为当前 偏移量，它代表着内插点离第二个抽样点的距离。在矩阵运算模块中，当前偏 移点的插值被计算。FIFO读写和累加控制模块则根据Code—d叩pler—sum对前 后两块FIFO进行读写控制。参见图4，如该流程图所示，每一时刻，矩阵运算模块中有四个抽样点， 内插点必须在第二个抽样点与第三个抽样点之间，Code一doppler^sum代表内插点到第二个抽样点的相对距离。由于内插后速率的变化，会存在着两种不同的 情况抽样点滑动一个码片，输出两个内插点；抽样点滑动两个码片，输出一个内插点的值。当Code—dopplerjum大于零小于一时，抽样点每滑动一个码 片，输出一个内插点。当Code—doppler—sum大于一时，表明下一时刻内插点 已经滑动到第三个与第四个抽样点之间，这时必须把抽样点滑动两个码片，并 将Code—doppler—sum减一再来计算插值点的值。当Code—doppler—sum小于零 时，表明下一时刻内插点滑动第一个与第二个抽样点之间，这时必须保持抽样 点，并将Code—doppler—sum加一再来计算插值点的值。根据以上所描述的技术原理与实施步骤，下面通过列举具体事例来帮助理 实施例1假设信息码率为20k，采样率为160k的基带成形信号，要模拟该信号经过 多普勒效应后码率变为25k，采样率仍为160k的数据。我们知道码率变大实际 上是码片在时间轴上被压縮，即20k时码片长度为0. 05ms, 25k时码片长度为 0. 04ms 。我们把码率20k，采样率160k的数字信号压縮到码率25k，这时采样 率变为160*25k/20k=200k。而我们在发射时一般采样率是不变的，即我们想得 到160k采样率的信号，这就需要我们通过200k的采样信号得到160k的采样信号。160k采样信号长度相对于200k采样信号的偏差为1/16=—(对200k1/200*的长度归一化)。这时我们将Code—d叩pler设为1/4，并对其累加得到 Code—doppler_sum， Code—do卯ler^sum表示的是当前160k的采样点与当前 200k的采样点的偏移量。当前我们利用已知的200k采样点的值和该偏移量， 采用内插的方法即可以得到160k采样点的值。这样我们由原来的每200个抽 样点内插得到了 160个内插点，采样率也由200k调整到了 160k。然后把内插 后的数据以160k的速率送往数模转换器则得到了码率为30k的模拟信号。同 理要得到不同码率的信号，只需要适当的调整Code—doppler的值即可。当然需要指出的是，上述实施例和说明书中描述的只是说明本发明的原 理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这 些变化和改进都落入要求保护的本发明范围内。本行业的技术人员应该了解， 本发明不受上述实施例的限制。本发明要求保护范围由所附的权利要求书及其 等效物界定。
权利要求
1. 一种用来实现数字信号源的多普勒码偏模拟的技术方法，其特征在于，所述方法包括如下步骤(1)以2Nfc的数据速率产生停等可控的码率为2fc的数字基带成形信号，并以2Nfc的速率将其输入前端缓存；(2)在2Nfc的工作速率下，适时的从前端缓存中取出数据，对码片偏移量进行累加，以当前偏移量对取出的数据进行内插处理，并适时将内插结果码率为f，采样率为Nfc的数据输入后端缓存；(3)以Nfc的固定速率将后端缓存的数据取出，送往数模转换器以产生码率为f的模拟信号。
2、 根据权利要求1的多普勒码偏模拟的技术方法，其特征在于，所涉及的数字内插的信号处理具体是采用的是四点二次分段插值，实现时采用矩阵运算。
3、 根据权利要求1的多普勒码偏模拟的技术方法，其特征在于，所述步骤中可以利用不同内插算法来对性能和运算量之间做折中。
全文摘要
本发明公开了一种用来实现数字信号源的多普勒码偏模拟的技术方法。该方法通过对高倍码速率数字成形后的抽样点进行数字内插处理，模拟现实中多谱勒码偏对数字信号的影响。采用分段二次内插方法计算内插点上的值。内插后数字符号的速率会根据模拟码偏量有所变化。基于FPGA的实现一般是恒定的处理速率，为了应对码流的可变特性，我们提高处理速率并配以FIFO缓存，用停等的方法来实现码速率的变化。为了改善内插算法的矩阵运算量大的缺点，可以采用Farrow滤波器的方式来完成内插运算，该结构更简单，运算量也更小。
文档编号H04B17/00GK101242197SQ20071003714
公开日2008年8月13日 申请日期2007年2月6日 优先权日2007年2月6日
发明者刘亚欢, 段善维, 宇 田 申请人:上海微小卫星工程中心