专利名称：码分复用光接入网络系统的制作方法
技术领域：
本发明涉及在PON (Passive Optical Network)中，用于经营者和加 入者以码分复用(CDM: Code Division Multiplexing)方式进行通信的 光接入网络系统.背景技术把经营者(以下也称为"中心局")与多个加入者(以下也称为"用户") 通过PON连接而构成的光接入网络系统受到了关注。在以下的i兌明中，也 把经营者侧的装置称为光线路终端装置(Optical Line Terminal: OLT), :fc^a入者侧的装置称为光终端装置(Optical Network Unit: ONU)。所谓PON是在光纤传输路的途中连接作为无源元件的光合/分路器 (star coupler),把一条光纤传输路分支成多条光纤传输路，并以该光 合/分路器为中心星型连接多个光终端装置的网络。通过在连接中心局与 用户之间的网络中采用P0N，能够由多个用户共享中心局与光合/分路器之 间的光纤传输路，从而能够抑制设备的成本。在P0N系统中，为了能够高效率利用通信资源，最大效率服务成为主 流。但是在PON系统中提供的应用服务中，为了同时执行语音(电话)服 务、映像服务、数据通信服务等，作为语音和映像通信用，需要确保最低 限度的频带。另外，在企业内构建的PON网络中，有时为了进行4^据库的 更新，暂时地需要大容量通信。这样，为了对应PON网络的利用状况，始 终保持效率良好的通信，需要进行合理的频带控制和使用频带的管理。因此，^Hf了一种时隙分配控制装置(例如参照专利文献l)，其中光 线路终端装置根据每个光终端装置在动作中的等待信息量、或等待信息量 的增加量，对各个光终端装置进行时隙分配，从而能够进行高效率的频带 控制。根据该时隙分配控制装置，首先，光线路终端装置对于所有光终端 装置，要求发送l个时隙以上的个别管理时隙，另一方面，各个光终端装 置在被光线路终端装置要求发送个别管理时隙的时刻，向光线路终端装置
通知光终端装置的等待信息量。光线路终端装置根据从各光终端装置通知的等待信息量，进行下一个 帧的时隙分配。针对各光终端装置的分配容量例如被决定为与等待信息量 成比例。或者，采用以分配最低容量的方式进行修正、或分配分配值的超 过部分、或根据被分配了最低容量以上的终端均等地分配等方法，决定针 对各光终端装置的分配容量。上述的装置，其控制简便，而且能够对每个光终端装置进行与被分配 的容量对应的计费处理。另外，公开有一种能够根据传输量的变化高效率地进行时隙分配的动态时隙分配系统(例如，参照专利文献2)。该动态时隙分配系统是利用 P0N将多个光终端装置与一个光线路终端装置连接的系统，其采用了轮询 (Polling)方式。所谓轮询方式是光线路终端装置对各光终端装置顺序 地询问是否有发送要求的方式。光线路终端装置虽然能够始终向各光终端 装置发送数据，但各光终端装置只有在收到要求确认的情况下，才能向光 线路终端装置发送数据。即，在动态时隙分配系统中，光终端装置具有向光线路终端装置进行 轮询要求的单元，光线路终端装置具有识别从光终端装置发送来的轮询要 求，且根据轮询等待信息量把时隙分配到最低保障轮询的空闲区域中的单 元。由此，构成为作为利用PON把多个光终端装置和一个光线路终端装置 连接的系统M，能够动态地高效地进行时隙的分配。该动态时隙分配系统，如上述那样，是通it^各光终端装置中保障最 低限的频带，根据空闲频带等的信息，对各光终端装置开放必要的频带， 从而能够动态控制频带的系统。即，可以说，该系统是致力于可高效率利 用通信资源的系统。[专利文献l]:日本特开平10-107755号乂^报[专利文献2]:曰本专利第3490583号>5^报但是，在上述的时隙分配控制装置中，为了能够传输各种数据包长度 的翁:据包，需要ii行用于教:据包的分离或合成的控制。而且，需要对用于
数据包的分离的分割信号进行延迟控制。但是，在时隙分配控制装置中， 难以进行用于这些分离或合成的控制、以及分割信号的延迟控制。另外，在上述的动态时隙分配系统中执行的方法，在特定的用户一直 使用大容量的频带的情况下，当其他用户暂时需要大容量的频带时，将发 生不能应对的事态。发明内容因此，本发明的目的是，提供一种采用了频带控制和使用频带管理的 码分复用光接入网络系统，该系统能够对各种长度的数据包信号进行处 理，而且，即使在其他用户暂时需要大容量频带的情况下也能够应对。本发明是一种光接入网络系统，在被设置在经营者侧的装置、即光线 路终端装置与被设置在用户侧的装置、即光终端装置之间，进行基于码分 复用方式的双向光通信。光线路终端装置与多个光终端装置，通过光纤传 输路、光合/分路器以及多个分支光纤传输路被连接。在光纤传输路的其 一端设有光合/分路器，光线路终端装置与该光纤传输路的另一端连接。 而且，该光纤传输路通过光合/分路器被分支成多个分支光纤传输路，该 分支光纤传输i^自分别与一个光终端装置连接。为了达到上述的目的，根据本发明的主要宗旨，提供具有以下结构的 码分复用光接入网络系统。装置和多个光终端装置分别具有以下的^征。 '' ，'光线路终端装置具有频带控制部和频带分配部，频带控制部具有与 光终端装置的数量相等个数的信号转换器对。另外，光终端装置具有频带 控制部和频带分配部，频带控制部具有1组信号转换器对。光线路终端装置和光终端装置的各个信号转换器对，作为分别具有通 信频带可变控制功能的1组可变串/并转换部和可变并/串转换部的组而被 设置。频带分配部，具有多个编码器(以下也称为编码器组。)，对从可变 串/并转换部输出的并行信号进行编码；多个解码器(以下也称为解码器 组。)，对被输入到可变并/串转换部的并行信号进行解码。另外，频带分 配部具有对从编码器组输出的并行信号进行多路复用的并行信号合成器、 和为了生成被输入到解码器组的并行信号将串行信号进行分割的串行信 号分配器。为了构成本发明的码分复用光接入网络系统，光线路终端装置最好具有与光终端装置的数量相等个数的PHY/MAC (Physical Layer/Media Access Control Layer:物理层/介质接入控制层)接口 、和光电转换器。 另外，每个各光终端装置最好具有PHY/MAC接口、和光电转换器。光线路终端装置所具有的PHY/MAC接口 ，具有对从连接有本发明的码 分复用光接入网络系统的外部网络、即城域网(Metropolitan Area Network)输入到第三层交换机的串行信号、和从第三层交换机输出的串 行信号进行4B5B转换的功能。即，第三层交换机具有把从光线路终端装 置输出的被进行了 4B5B转换的串行信号发送到外部的城域网等，和M到光终端装置的功能。第三层交换机具有OSI (Open System Interconnection)参照模型的 第3层的路由功能、和OSI参照模型的第2层的转送功能(介质接入控制 功能)。PHY/MAC接口具有作为OSI参照模型的介质接入控制层、即第2层 和作为OSI参照模型的物理层、即第1层的接口的功能。光线路终端装置和光终端装置各自具有的光电转换器M输入到光线 路终端装置和光终端装置各自具有的频带分配部的信号转换成电信号，并 且M频带分配部输出的信号转换成光信号。可变串/并转换部最好具有分支电路(多路信号分离器 demultiplexer),第1緩冲电路、第1緩冲电路组、可变串/并转换器控 制器。分支电i^a串行信号转换成并行信号。第1緩冲电路暂时M串行 信号并输入到分支电路。第l緩冲电路组暂时保存从分支电路输出的并行 信号并输入到频带分配部。可变串/并转换部控制部优选具有分支电路 控制信号生成器、高速可变时钟信号生成器和延迟时钟信号生成器。可变 串/并转换部控制部向分支电路、第1緩冲电路和第1緩冲电路组供给控 制信号。
另外，可变并/串转换部优选具有多路复用电路(多路复用器 multiplexer )、第2緩冲电路组、第2緩冲电路、可变并/串转换部控制 部。多路复用电路fc并行信号转换成串行信号。第2緩冲电路组暂时^ 从频带分配部所具有的解码器组输出的并行信号并输入到多路复用电路。 第2緩冲电路暂时#^从多路复用电#出的串行信号并输出。可变并/ 串转换部控制部，优选具有多路复用电路控制信号生成器、高速可变时 钟信号生成器、和延迟时钟信号生成器。可变并/串转换部控制部向多路 复用电路、第2緩冲电路以及第2緩冲电路组供给控制信号。根据本发明的码分复用光接入网络系统，光线路终端装置和光终端装 置分别具有频带控制部和频带分配部。而且，频带控制部设有由可变串/ 并转换部和可变并/串转换部的组构成的信号转换器对。从城域网等连接有本发明的码分复用光接入网络系统的外部输入到光 线路终端装置中的数据包信号等的串行信号，通过频带控制部所具有的可 变串/并转换部被转换成并行信号。即，在可变串/并转换部中，所谓串行 信号的1个输入信号被转换成所谓并行信号的多个(i殳n为1以上的整数， 设n个。)输出信号组。在以下的说明中，M可变串/并转换部输出的构成输出信号组的输出 信号的个数n设为并行数。另外，从分支电路等输出的并行信号，由于是 并的多个输出信号的集合，所以称为输出信号组是正确的，但在不产生混 淆的范围内，有时简称为输出信号。例如，有时取代"从可变串/并转换 部输出的构成并行信号的多个输出信号分别被输入到频带分配部"的记 载，而简略为"从可变串/并转换部输出的输出信号被输入到频带分配部。" 同样，被输入到多路复用电路等的并行信号，虽然称为输入信号组是正确 的，但有时也只简略为输入信号。从可变串/并转换部输出的输出信号被输入到频带分配部。频带分配部 具有由对从可变串/并转换部输出的并行信号进行编码的多个编码器构成 的编码器組，构成并行信号的多个输出信号被逐一输入到构成该编码器组 的编码器中，并被进行编码。在并行数为n的并行信号的情况下，n个输出信号的每个被并行地逐一并行地输入到频带分配部所具有的构成编码 器组的n个编码器中，并被进行编码。
在被输入到频带控制部所具有的可变串/并转换部中的串行信号(例如 数据包信号)在时间轴上的长度较长的情况下，设定大的并行数，另外， 在数据包信号较短的情况下，设定小的并行数。即，通过根据被输入到光线路终端装置中的数据包信号的长度，设定 可变串/并转换部的并行数，可将各种长度的数据包信号转换成并行信号。 换言之，也可以说光线路终端装置所具有的可变串/并转换部具有通信频 带可变控制功能。因此，根据本发明的光接入网络系统，能够处理各种长 度的数据包信号。利用该通信频带可变控制功能，可进行使用频带管理。光线路终端装置的频带控制部设有与光终端装置的数量相等个数的信 号转换器对，光终端装置的频带控制部设有1组信号转换器对。而且，光 线路终端装置和光终端装置所具有的各个频带分配部具有对从可变串/并 转换部输出的并行信号进行编码的编码器组、和对被输入到可变并/串转 换部的并行信号进行解码的解码器组。从编码器组输出的并行信号通过并行信号合成器被进行多路复用，从 解码器组输出的串行信号通过串行信号分配器被进行分割。从光线路终端 装置向光终端装置传输的信号、或从光终端装置向光线路终端装置传输的 信号都是对于利用编码器将并行信号编码后的信号进行了多路复用后的 码分复用信号。即，从光线路终端装置向光终端装置传输的信号是，通过被光线路终 端装置的频带分配部所具有的编码器组进行编码，且被多路复用，而转换 成串行信号的码分复用信号。换言之，从光线路终端装置向光终端装置传输的信号在被光线路终端装置的频带分配部所具有的编码器组进行了编码并被输出的阶段，《:被编码的并行信号，但通过由并行信号合成器进行 多路复用，而成为转换成串行信号的码分复用信号。该码分复用信号在光终端装置中^L接收，并通过被输入到光终端装置 的频带分配部所具有的串行信号分配器，且被进行分割，而转换成并行信 号。刚从串行信号分配器输出的并行信号，是编码后的状态的并行信号。 该编码后的状态的并行信号由频带分配部所具有的解码器被进行解码。该转换部，并被转换成串行信号。
从光终端装置向光线路终端装置传输的信号与上述从光线路终端装置 向光终端装置传输的信号同样，通过被光终端装置的频带分配部所具有的 编码器进行编码，且多路复用，而成为被转换成串行信号的码分复用信号。 该码分复用信号，在光线路终端装置中被接收，通过被输入到光线路终端 装置的频带分配部所具有的串行信号分配器并被进行分割，而被转换成并 行信号，且通过频带分配部所具有的解码器被解码。该解码后的并行信号 被输入到光线路终端装置的频带控制部所具有的可变并/串转换部，并被 转换成串行信号。假设在被分配了某个特定的光终端装置的用户暂时需要大容量频带的 情况下，对于与该光终端装置对应的光线路终端装置的信号转换器对和该 光终端装置所具有的信号转换器对设定多的并行数。这样，即使在用户暂 时需要大容量的频带的情况下，也能够应对光线路终端装置与被分配给该用户的光终端装置之间的信号i)UL。即，可实现频带控制和使用频带管理。光线路终端装置，例如通过借助第三层交换机与本发明的码分复用光 接入网络系统的外部网络(城域网)连接，可实现以下的功能。通过第三 层交换机，容易实现本发明的码分复用光接入网络系统与城域网等的连 接。利用第三层交换机所具有的路由功能，能够在具有不同网络地址的多 个子网络(与本发明的码分复用光接入网络系统相同种类的系统)之间相 互地进行基于数据包的通信。光线路终端装置和光终端装置分别具有具备了 4B5B转换功能的 PHY/MAC接口，由此，即使在输入到本发明的码分复用光接入网络系统的、 或从其输出的2值数字串行信号是同一值(1或0的值)连续的数字信号 的情况下，也转换成同一值不连续的数字信号。因此，例如可避免因在构 成数据包信号的2值数字串行信号中包含同一值连续的部分而产生的难以 抽出同步信号等固有的问题.PHY/MAC接口起到作为0SI参照模型的介质接入控制层、即第2层和 OSI参照模型的物理层、即第l层的接口的功能，由此，能够实现第三层 交换机与可变串/并转换部的连接、和第三层交换机与可变并/串转换部的 连接。另外，光线路终端装置和光终端装置分别具有光电转换器，由此，将
从频带分配部输出的电码分复用信号转换成光码分复用信号，且将光码分 复用信号转换成电码分复用信号并输入到频带分配部。通过该光电转换功能，可利用PON将光线路终端装置和光终端装置连接。可变串/并转换部通过具有分支电路、第l緩冲电路、第l緩冲电路组、 可变串/并转换部控制部，可实现以下的功能。从PHY/MAC接口输出的串 行信号首先被输入到第l緩冲电路并被暂时保存。将该串行信号根据从第 1高速可变时钟信号生成器输出的高速可变时钟信号，从第1緩冲电# 出并输入到分支电路。在分支电路中，该串行信号被转换成并行信号。从 分支电膝输出的并行信号被输入到第l緩冲电路组，并被暂时保存。关于详细的情况将在后面说明，但是，根据被输入到第l緩冲电路的、 从可变串/并转换部控制部提供的读出信号的设定方法，能够设定将从 PHY/MAC接口输出的串行信号转换成并行数为几的并行信号。例如，在以 转换成并行数为3的并行信号的方式来设定读出信号的情况下，只要设定 为，在并行信号的通信速度、即P0N速率(与低速时钟信号的频率对应。) 的一个周期的范围内，将串行信号的通信iUL、即接口速率(与高速时钟 信号的频率对应。)的时钟脉冲，从P0N速率的1个周期的先头位置开始 连续生成3个即可。因此，由于能够转换成与该时钟脉冲数量相等的并行 数的并行信号，所以通iti^择该时钟脉冲的数量，能够使通信频带可变。 即，可实现具有通信频带可变控制功能的串/并转换。另外，可变并/串转换部通过具有多路复用电路、第2緩冲电路组、第 2緩冲电路、可变并/串转换部控制部，可实现以下的功能。从频带分配部 的解码器组输出的并行信号首先被输入到第2緩冲电路组，并被暂时保存。 将该并行信号根据从第2高速可变时钟信号生成器输出的高速可变时钟信 号，从第2緩冲电路组输出并输入到多路复用电路。在多路复用电路中， 将该并行信号转换成串行信号。从多路复用电5 出的串行信号被输入到 第2緩冲电路，并被暂时保存。关于可变并/串转换部中的从并行信号向串行信号的转换，将在后面详 细说明，但与上述的从串行信号向并行信号的转换的情况相同。即，根据 被输入到第1緩冲电路中的、从可变串/并转换部控制部提供的读出信号 的设定方法，无论并行ltA几的并行信号都能够转换成串行信号。即，可 实现具有通信频带可变控制功能的并/串转换。
图l是码分复用光接入网络系统的概略结构框图。图2是可变串/并转换部的概略结构框图。图3是用于说明可变串/并转换部的动作的时序图。图4是可变串/并转换部的概略电路图。图5是用于说明以可变串/并转换部的分支电路为中心的动作的时序图。图6是可史并/串转换部的概略结构框图。图7是用于说明可变并/串转换部的动作的时序图。图8是可变并/串转换部的概略电路图。图9是用于说明以可变并/串转换部的多路复用电路为中心的动作的 时序图。图IO是控制信号生成电路的概略电路图。图ll是用于说明控制信号生成电路的动作的时序图。图中10-光线路终端装置(Optical Line Terminal); 12、 38、 40、 112、 152-频带分配部；12-1、 54、 56、 114-编码器组;12-2、 58、 60、 154-解码器组；14、 42、 44-频带控制部；14-1、 14-2-信号转换器对； 16-1、 16-2、 62、 64-PHY/MAC接口； 18-第三层交换机；20、 22、 66、 68 - 1000Base-T以太网;24-1、 24-2 -分支光纤传输路;26-1、 48-1、 52-1 -并行信号合成器；26-2、 48-2、 52-2 -串行信号分配器；28、 46、 50-光电转换器；30-光纤传输路；32-光合/分路器；34、 36 -光终端装置 (Optical Network Unit); 70、 72 -收发信号处理部；74-城域网；80 -可变串/并转换器；82-第l緩冲电路；84、 160-分支电路；86-第l 緩冲电路组；88-可变串/并转换部控制部；90、 130-高速可变时钟信号 生成器；92、 132-高速时钟信号生成器；94 -分支电路控制信号生成器; 96、 136-延迟时钟信号生成器；98、 138-分频器；100、 140-频带管理
器；102、 142-命令总线接口； 104、 144-计时器；106、 146-存储器； 110、 150-PHY/MAC接口； 120 -可变并/串转换部；122-第2緩冲电路； 124、 166-多路复用电路；126-第2緩冲电路组；128-可变并/串转换 部控制部；134-多路复用电路控制信号生成器；160A、 160B、 166A、 182 -与门组；162-第1堆栈存储器(FIFO-l); 164-第1堆栈存储器组； 166B、 184-或门；168 -笫2堆栈存储器(FIFO-2 ); 170-第2堆栈存储 器组；172、 178-控制信号生成部；174-2位计数器；176-移位寄存器； 180-与非门组；186-与门；188-触发器电路；190 -控制信号生成电路。
具体实施例方式
下面，参照附图，对本发明的实施方式进行说明。另外，各图只是表 示本发明涉及的一个构成例，只是以能够理解本发明的程度概略性表示各 个构成要素的配置关系，本发明不受图示例的限定。另外，在以下的"^兌明 中，虽然有时假定特定的并行数，使用特定的电路部件等，但这些只是优 选例的一种，因此，不受这些的任何限定。在各图中，虽然使用沿着信号
符号，但也^省略沿着信号传输路的箭头而直接在传输路中标记识别在该 传输路中传播的信号的识别编号或识别符号的情况。另外，在各图中，有 时也对于相同的构成要素标记相同的编号来表示，且省略其重复的说明。
〈码分复用光接入网络系统>
参照图1，说明本发明的码分复用光接入网络系统的结构及其动作。 图l是本发明的码分复用光接入网络系统的概略方框结构图。在图1中， 假定加入者数(用户数)为2个的情况、即光终端装置为2台的情况，但 不限于2台，多少台都是一样。另外，为了识别多个光终端装置，有时也 :fc^分配了第l信道的光终端装置设为0而-l、 M分配了第2信道的光 终端装置设为ONU-2进行说明。即，光终端装置34是ONU-l，光终端装置 36是ONU-2。由于0NU-1和0NU-2具有相同的结构，所以在以下的说明中， 在说明0NU-l和0NU-2的结构时，在不发生混淆的范围内，有时只单纯标 记为光终端装置，不区别两者地进行i兑明。
本发明的码分复用光接入网络系统是，在设置在经营者侧的装置、即 光线路终端装置10与设置在用户侧的装置、即ONU-1和ONU-2之间，进
行基于码分复用方式的双向光通信的光接入网络系统。以下，有时也将光
线路终端装置10称为0LT。 0LT与多个光终端装置(0NU-1和0NU-2 )通 过光纤传输路30、光合/分路器32和多个分支光纤传输路(分支光纤传输 路24-1和24-2 )被连接。光纤传输路30，在其一端设有光合/分路器32， 该光纤传输路30的另一端与光线路终端装置10连接。另外，该光纤传输 路30通过光合/分路器32被分支为分支光纤传输路24-1和分支光纤传输 路24-2，该分支光纤传输路24-1和24-2分别与0冊-l和0NU-2连接。
本发明的码分复用光接入网络系统的特征是，光线路终端装置10具有 频带控制部14和频带分配部12，频带控制部14具有与光终端装置数彭这 里是2个)相等个数的信号转换器对。在图l所示的例中，由于光终端装 置的数量为2个，所以具有信号转换器对14-1和14-2。另外，0NU-1和 0NU-2分别具有频带控制部42和44、以及频带分配部38和40。频带控制 部42和44分别具有1组信号转换器。
光线路终端装置10、 0NU-1和0NU-2各自具有的频带控制部、频带分 配部、以及信号转换器对具有相同的结构。因此，在光线路终端装置10 的结构说明中说明这些结构，在0NU-l和0NU-2的结构说明中，省略其说 明。
在光线路终端装置10中具有的信号转换器对14-1和14-2，分别由各 自具有通信频带可变控制功能的1组可变串/并转换部及可变并/串转换部 的组构成。例如，信号转换器对14-1作为可变串/并转换部14-1-a和可 变并/串转换部14-l-b的组而构成。如图1所示，信号转换器14-2也是 同样。
频带分配部12具有由编码器1 ~ 8构成的编码器组和由编码器9 ~ 16 构成的编码器组。由编码器1 ~ 8构成的编码器组;l对应0NU-1而具备的 编码器组，由编码器9 ~ 16构成的编码器组;l对应0UN-2而具备的编码器 组。由于各个编码器组的结构及其动作相同，所以这里i兌明对应光终端装 置34 (0NU-1)而具备的编码器组。此外，在图1中，省略编码器2 7和 编码器10~15而进行表示。另外，关于解码器，也同样地省略解码器2~ 7和解码器10 ~ 15而进行表示。
向编码器组(由编码器1 ~ 8的多个编码器构成。)输入从可变串/并转
换部14-l-a输出的并行信号15-1。根据从PHY/MAC接口 16-l提供给可变 串/并转换部14-l-a的串行信号17-1的长短决定并行信号15-1的并行数。 因此，串行信号17-1越长，从可变串/并转换部14-l-a提供给构成编码 器组的编码器1~8的并行数被设定得越大，输入并行信号的编码器的个 錢多。
即，在串行信号17-1的长度充分短的情况下，只要把并行数设定为1 即可，在这种情况下，输入并行信号的编码器只有编码器1.另一方面， 随着串行信号17-1的长度变长，并行数按顺序增大设定为2~8，据此， 并行信号被输入到编码器1和2、编码器1、 2、和3、编码器1、 2、 3、 和4、最大被输入到1 ~8的全部。在图1所示的频带分配部12中，对应 串行信号17-1的长度，最大可把并行IW更定为8。
另外，频带分配部12具有由解码器1 8构成的解码器组、和由解码 器9~16构成的解码器组。由解码器1~8构成的解码器组;l对应0NU-1 的编码器1~8而具备的解码器组，由解码器9~16构成的解码器组是对 应0NU-2的编码器9 - 16而具备的解码器组。由于这些解码器组的结构和 动作都相同，所以，这里说明对应0冊-l而具备的解码器组。
从解码器组(由解码器1 ~ 8的多个解码器构成。)向可变并/串转换部 14-l-b输入并行信号15-2。从光电转换器28输出的串行信号，是将从 0NU-1和0NU-2编码、多路复用并传输来的光码分复用信号进行光电转换， 并作为电码分复用信号而生成的信号。电码分复用信号由串行信号分配器 26-2进行强度分割，并被分别输入到解码器1 ~ 16。
对每个解码器1 ~ 8所设定的编码与对0UN-1所具有的每个编码器1 ~ 8所设定的编码相等。而且，对每个解码器9 ~ 16所设定的编码与对0UN-2 所具有的每个编码器9 16所设定的编码相等。即，对于光线路终端装置 10所具有的解码器i所设定的编码与对于ONU-1所具有的编码器i所设定 的编码相等，对于光线路终端装置10所具有的解码器j所设定的编码与 对于ONU-2所具有的编码器j所设定的编码相等。这里，i是1 ~ 8的^ 的整数，j是9 ~ 16的全部的整数。
此外，对OLT所具有的编码器1~16设定相互不同的编码。而且，与 针对这些编码器1 ~ 16所设定的编码对应，来对0NU-1和ONU-2所具有的
解码器1 ~ 16设定编码。同样对于0NU-1和0而-2所具有的编码器1 ~ 16 设定相互不同的编码。而且与对这些编码器1~16所设定的编码对应，来 对OLT所具有的解码器1 ~ 16设定编码。
另外，0LT所具有的频带分配部12具有并行信号合成器26-l，将从 由编码器1 ~ 16构成的编码器组输出的并行信号进行多路复用；串行信号 分配器26-2，为了生成输入到由解码器1 ~ 16构成的解码器组的并^ft信号， 分割串行信号。ONU-1所具有的频带分配部38，具有并行信号合成器48-1， 将从由编码器1~8构成的编码器组输出的并行信号进行多路复用；串行 信号分配器48-2，为了生成输入到由解码器1 ~ 8构成的解码器组的并行 信号，分割串行信号。0而-2所具有的频带分配部40，具有并行信号合 成器52-1，将从由编码器9 ~ 16构成的编码器组输出的并行信号进行多路 复用；串行信号分配器52-2，为了生成输入到由解码器9 16构成的解码 器组的并行信号，分割串行信号。
OLT具有PHY/MAC接口 16-1和16-2。 一般的情况下，希望PHY/MAC 接口具有与光终端装置数量相等的个数。图l所示的本发明的码分复用光 接入网络系统，由于;l具有2个光终端装置的系统，所以OLT具有2个 PHY/MAC接口 。PHY/MAC接口 16-1和16-2分别通过1000Base-T以太网(注 册商标，以下同样)20和22与第三层交换机18连接。即，通过第三层交 换机18， PHY/MAC接口 16-l和16-2与外部网络、即城域网74连接。
另外，0NU-1和ONU-2分别具有PHY/MAC接口 62和64。 PHY/MAC接口 62和64分别通过1000Base-T以太网66和68,与0NU-1和ONU-2的^ML 信号处理部70和72连接。
OLT所具有的光电转换器28将从光纤传输路30提供的光码分复用信 号31转换成电码分复用信号，并进供给串行信号分配器26-2。在串行信 号分配器26-2中将该电码分复用信号进行强度分割，并作为并行信号输 出，提供给频带分配部12所具有的解码器组12-2。另外，从频带分配部 12所具有的编码器组12-1输出的并行信号被输入到并行信号合成器 26-1，并被作为串行信号输出，且输入到光电转换器28。光电转换器28 将该串行信号转换成光串行信号29，并输出到光纤传输路30。
光电转换器28具有把从光纤传输路30提供的光码分复用信号31转换
为电码分复用信号的功能、和把从并行信号合成器26-1输出的串行信号 转换为光串行信号29的功能。即，起到:fc^入到0LT所具有的频带分配 部12的信号转换成电信号，以及M频带分配部12输出的信号转换成光 信号的作用。
这里，把光形态的串行信号记述为光串行信号，以区别电形态的串行 信号。在以后的记栽中，在同样需要区别光形态的串行信号和电形态的串 行信号时，也把光形态的串行信号记述为光串行信号加以区别。
0NU-1所具有的光电转换器46把从光纤传输路24-1提供的光码分复 用信号41-1转换成电码分复用信号，并4^供给串行信号分配器48-2。在 串行信号分配器48-2中通过对该电码分复用信号进行强度分割，使其成 为并行信号，并提供给频带分配部38所具有的解码器组58。另外，从频 带分配器38所具有编码器组54输出的并行信号被输入到并行信号合成器 48-1，并被作为串行信号输出，且被输入到光电转换器46。光电转换器 46把该串行信号转换成光串行信号43-1，并输入到分支光纤传输路24-1。
即，光电转换器46起到4a^t输入到0NU-1所具有的频带分配部38的 信号转换成电信号，以及M频带分配部38输出的信号转换成光信号的 作用，而且，同样地，0NU-2所具有的光电转换器50起到:fe^L输入到0NU-2 所具有的频带分配部40的信号转换成电信号，以及M频带分配部40输 出的信号转换成光信号的作用.
这里，沿着信号的流路， 一直到到达光终端装置(0NU-1) 34为止， 对M域网74通过第三层交换机18被要发送到分配了第1信道的光终端 装置(0NU-1) 34的信号，被中心局、即光线路终端装置(0LT) 10取得 的情况进行-沈明。
M域网74通过第三层交换机18，被0LT取得的要发送给0NU-1的 信号被输入到PHY/MAC接口 16-1，进行每4位转换成5位的数据模式的 4B5B转换，并被输入到频带控制部14所具有的可变串/并转换部14-l-a。 然后，从可变串/并转换部14-l-a作为并行信号15-l被生成并祐:输出。
此时，并行数根据被OLT取得的要发送到0NU-1的信号的长度，被设 定为从1到8的大小。即，通过根据要发送到0NU-1的信号的长度来设定
可变串/并转换部的并行数，可将各种长度的要发送到0NU-1的信号转换 成并行信号。因此，假设在被分配了 0NU-1的用户暂时需要大容量频带的 情况下，对于与0NU-1对应的、0LT的可变串/并转换部14-1-a和该0NU-1 所具有的频带控制部42的可变并/串转换部42-2，可设定多的并行数。由 此，即使在该用户暂时需要大容量频带的情况下也可以对应。
从可变串/并转换部14-10a输出的并行信号15-1,祐^输入到编码器组 12-1所具有的编码器1~8。此时，在并行数为i的情况下，并朽^信号被 输入到编码器l i，其他的编码器不输入任何信号。这里，i是l-8的 整数。即，除了并行lb!8的情况以外，在编码器组12-l所具有的编码 器1 ~ 8中存在未输入并行信号的编码器。
由编码器组12-1所具有的编码器1 ~ 8进行编码后的并行信号被输入 到并行信号合成器26-1，且被多路复用，并被作为串行信号而输出，且被 输入到光电转换器28。光电转换器28把该串行信号转换成光串行信号29， 并输出到光纤传输路30。
在光纤传输路30中传播的光串行信号29,通过光合/分路器32被分 支成为分支光串行信号41-1和41-2，并分别被输入到0NU-1和0NU-2。 被输入到ONU-2的分支光串行信号41-2，通过光电转换器50和串行信号 分配器52-2输入。这里，由于对于解码器组60所具有的解码器9 16所 i殳定的编码与对编码器组12-1所具有的编码器1 ~ 8所i殳定的编码不同， 所以不能被解码，而不能作为信号接收。即，意味着被分配了第2信道的 光终端装置(ONU-2) 36，不能接收要发送到被分配了第1信道的光终端 装置(0NU-1) 34的信号。
被输入到0NU-1中的分支光串行信号41-1在分支光纤传输路24-1中 传播，并被输入到光电转换器46中。被输入到光电转换器46中的分支光 串行信号41-1被转换成电码分复用信号，并被提供给串行信号分配器 48-2。该电码分复用信号在串行信号分配器48-2中被进行强度分割，并 提供给频带分配器38所具有的解码器组58。
虽然在串行信号分配器48-2中进行强度分割后的并行信号被输入到 解码器组58所具有的全部解码器1 ~ 8中，但在这里被解码的只是在发送 侧、即OLT所具有的编码器组12-1中被编码的信号成分。即，例如，在
由编码器组12-1作为并行数为6的并行信号而进行了编码的情况下，只 有由编码器1 ~ 6编码的信号成分在解码器组58所具有的解码器1 ~ 6中 被分别解码。被输入到解码器7和8的由串行信号分配器48-2强度分割 后的信号成分不会被作为信号而被解码。不限于并行lb!6的情况，并行 数无论是1~8中的几，都是同样。
从解码器组58输出的并行信号被输入到可变并/串转换器42-2，并被 转换成串行信号后输出。由该可变并/串转换器42-2转换并输出的串行信 号，是与从上述的第三层交换机18通过1000Base-T以太网20，提供给 PHY/MAC接口 16-1的要发送到第l信道的串行信号相同内容的信号。
由可变并/串转换部42-2转换并输出的串行信号63被输入到PHY/MAC 接口 62，被4B5B转换，并通过1000Base-T以太网6被传输给^L信号处 理部70。由此，从0LT向0UN-1传输的要发送到第1信道的信号，被传输 到第1信道的iML信号处理部70。
在上述的说明中，对要发送到第1信道的信号的传输#进行了说明， 关于要发送到第2信道的信号的传输路径也是同样。0LT中，第l信道用 构成部分和第2信道用的构成部分对称形成。例如，PHY/MAC接口 16-2、 可变串/并转换部14-2-a、以及编码器组12-1的编码器9~16，分别与第 l信道用的PHY/MAC接口 16-1、可变串/并转换部14-1-a、以及编码器组 12-1的编码器1~8对应。因此，在上述的说明中，只要在出现第l信道 用的PHY/MAC接口 16-1、可变串/并转换部14-1-a、以及编码器组12-1 的编码器1 8的位置，分别置换为PHY/MAC接口 16-2、可变串/并转换部 14-2-a、以及编码器组12-2的编码器9~16，能够同样地说明要发送到第 2信道的信号的传输路径。另外，由于0NU-1与0而-2具有相同的结构， 所以在上述的说明中，只要置换成与0NU-1的构成部分对应的ONU-2的构 成部分，即可同样说明要发送到第2信道的信号的传输路径。
下面，沿着信号的流路，说明从第2信道的^信号处理部72向0LT 传输的第2信道的信号。
从第2信道的收发信号处理部72输出的第2信道的信号通过 1000Base-T以太网被输入到PHY/MAC接口 64，进行把每4位转换成5位 的数据模式的4B5B转换，并输出。从PHY/MAC接口 64被进行4B5B转换
并输出的串行信号65被输入到频带控制部44所具有的可变串/并转换部 44-1，并作为并行信号45-1被生成并输出。此时，并行数根据从第2信 道的)MC信号处理部72输出的第2信道的信号的长度，被设定为从1到8 的大小。即，通过根据第2信道的信号的长度来设定可变串/并转换部的 并行数，可将各种长度的第2信道的信号转换成并行信号。因此，假设在 被分配了光终端装置(0NU-2)的用户暂时地为了向0LT传输而需要大容 量频带的情况下，对于与0NU-2所具有的频带控制部44的可变串/并转换 部44-1以及0LT所具有的可变并/串转换部14-2 - b，可设定多的并行数。 这样，即使在该用户暂时需要大容量频带的情况下也可以对应。从可变串/并转换部44-1输出的并行信号45-1,被输入到编码器组56 所具有的编码器9 ~ 16。此时，在并行数为(j+l)的情况下，并行信号被 输入到编码器9~ (j+9)，其他的编码器不输入任何信号。这里，j是0-7的整数。即，除了并行ltA8的情况以外，在编码器组56所具有的编码 器9 ~ 16中存在未输入并行信号的编码器。由编码器组56所具有的编码器9 ~ 16进行了编码的并行信号被输入到 并行信号合成器52-1中，并被作为串行信号输出，且被输入到光电转换 器50中。光电转换器50把该串行信号转换成光串行信号43-2，并输出到 分支光纤传输路24-2。在分支光纤传输路24-2中传播的光串行信号43-2经由光合/分路器 32，作为光串行信号31，在光纤传输路30中传播，并被输入到OLT所具 有的光电转换器28中，进行光电转换，并被作为串行信号输出。从光电转换器28输出的串行信号被输入到串行信号分配器26-2，并 被进行8分割，然后被分别输入到解码器组12-2所具有的解码器9~16 且被进行解码，然后作为并行数为8的并行信号15-3被输出。并行信号 15-3被输入到信号转换器对14-2所具有的可变并/串转换部14-l-c中。 被输入到可变并/串转换部14-l-c中的并行信号15-3，被作为串行信号 17-2生成并输出。串行信号17-2被输入到PHY/MAC接口 16-2，并被进行 4B5B转换后输出，并通过lOOOBase-T以太网22被输入到第三层交换机 18。串行信号17-2被进行了 4B5B转船的串行信号，是具有与从第2信 道的j^Ut信号处理部72输出的、通过1000Base-T以太网68被_输入到光 终端装置36所具有的PHY/MAC接口 64的向OLT传输的第2信道的传输信号相同内容的信号。串行信号17-2被进行4B5B转换，并被输入到第三层交换机18中的串 行信号通过第三层交换M传输到城域网74。由此，从光终端装置36向 0LT传输的第2信道的信号被传输到城域网74。在上述的说明中，说明了第2信道的信号从0NU-2向0LT传输的情况 的信号传输路径，但关于第1信道信号的传输#也是同样。分配了第2 信道的0NU-2、与分配了第1信道的0NU-1,其结构相同。因此，例如，0NU-1的PHY/MAC接口 62、频带控制部42、频带分配部 38以及光电转换器46分别与0NU-2的PHY/MAC接口 64、频带控制部44、 频带分配部40以及光电转换器50对应。因此，在上述的说明中，只要置 换与0NU-2的构成部分对应的0NU-1的构成部分，则可对第2信道的信号 的传输i^进行同样的说明。另外，由于OLT的第l信道用的构成部分与 第2信道用的构成部分具有对称的构造，所以在上述的说明中，只要置换 成与第2信道用的构成部分对应的第l信道用的构成部分，则对于第l信 道的信号的传输#可进行同样的说明。<可变串/并转换部> [结构]下面，参照图2说明可变串/并转换部的结构。图2是可变串/并转换 部的概略的结构方框图。图2所示的可变串/并转换部，在图1所示的码分复用光接入系统的 OLT的频带控制部14中，被作为可变串/并转换部14-1-a以及14-2-a而 设置，在0NU-1的频带控制部42中，祐:作为可变串/并转换部42-1、在 0NU-2的频带控制部44中被作为可变串/并转换部44-1而设置。可变串/并转换部80具有分支电路84、第l緩冲电路82、第l緩冲电 路组86和可变串/并转换部控制部88。分支电路84把从第l緩冲电路82 输出的串行信号gl转换成并行信号85。并行信号85例如相当于图1中的 并行信号15-1。第1緩冲电路82被设置在PHY/MAC接口 110与分支电路 84之间，暂时M从PHY/MAC接口 110提供的串行信号el，并作为串行
信号gl输出.串行信号gl被输入到分支电路84.第1緩冲电路组86暂 时^M!"从分支电路84输出的并行信号85，生成并行信号81并输出。并行 信号81被输入到频带分配部112所具有的编码器组114。可变串/并转换部控制部88具有控制信号生成部172、高速时钟信号 生成器92、和分频器98。控制信号生成部172具有分支电路控制信号生 成器94、高速可变时钟信号生成器90和延迟时钟信号生成器96。在图2 中，对于控制信号生成部172，为了便于说明其功能，将其分离表示成分 支电路控制信号生成器94、高速可变时钟信号生成器90、和延迟时钟信 号生成器96，但如后述那样，在电路安装上构成为一体。分支电路控制信号生成器94生成分支电路84的开关切换信号hl，并 提供给分支电路84。高速可变时钟信号生成器90，生成第1緩冲电路82 的读出信号fl，并提供给第l緩冲电路82。延迟时钟信号生成器96,生 成用于把来自分支电路84的输出信号、即并行信号85写入第l緩冲电路 组86的写入信号il-l~ il-8，并提供给第l緩冲电路组86。在图2中，虽然只表示出1条传输从分支电路控制信号生成器94向分 支电路84提供的开关切换信号hl的信号线路，但在实际电路中形成有多 4HT号线。第1緩冲电路组86并列设有8个緩冲电路(1 ~ 8 )而形成，暂时M 并行信号85，并作为并行信号81输出。在图2中，虽然表示出第l緩冲 电路组86构成为并列8个緩冲电路的情况，即，并行数的最大值是8的 情况，但并行数的最大值不限于8。在串联信号el是从OLT向0NU-1或0NU-2发送的发送信号的情况下， 例如，串行信号el相当于从PHY/MAC接口 16-1向可变串/并转换部14-l-a 提供的串行信号17-1。另外，在串联信号el是从0NU-1或0NU-2向OLT 发送的发送信号的情况下，例如，串行信号el相当于从光终端装置36所 具有的PHY/MAC接口 64向可变串/并转换部44-1提供的串行信号65。第1緩冲电路组86用于M分支电路84输出的并行信号85暂时M， 并作为并行信号81输入给频带分配部112。这里，所谓频带分配部112是 OLT所具有的频带分配部12、或者0NU-1和0NU-2分别具有的频带分配部
38和40等的总称，在图2中，只图示了频带分配部的一部分。在图2所 示的可变串/并转换部控制部88被设置在图1所示的OLT中的情况下，从 第1緩冲电路组82输出的并行信号81相当于向频带分配部12输入的并 行信号15-1等。另外，在图2所示的可变串/并转换部控制部88被分别 设置在图1所示的0NU-1和0NU-2中的情况下，从第1緩沖电路组82输 出的并行信号81相当于分别向频带分配部38和40输入的并行信号45-1 等。此外，关于频带管理部100的结构及其动作将在后面说明。[动作]参照图3，说明可变串/并转换部80的动作。图3是用于说明可变串/ 并转换部80的动作的时序图。为了便于说明，图3表示第1緩冲电路组 86的并列緩冲电膝故为8的示例，并假设要处理的信号的并行数为3的情 况进行动作i兌明，但以下的i兌明不限于这些务降而成立。从图3的最上段的第l段到最下段的第18段所示的时序图分别如下所述。第1段所示的时间波形(al)是从高速时钟信号生成器92输出，提供 给高速可变时钟信号生成器90的高速时钟信号的时间波形。另外从高速 时钟信号生成器92还把同一信号提供给分频器98、分支电路控制信号生 成器94和延迟时钟信号生成器96。有时也M高速时钟信号生成器92输 出的高速时钟信号称为高速时钟信号al。高速时钟信号al的频率与 1000Base-T以太网的时钟信号频率相等。以后，同样地，对于时序图的第2段以后所示的表示时间波形的信号， 使用为了识别各个时间波形而附加的记号bl、 cl等，记载为低速时钟信 号bl、频带设定信号cl等。第2段所示的时间波形(bl)是从分频电路98输出的低速时钟信号 bl的时间波形。低速时钟信号bl是由高速时钟信号al通过分频器98分 频而生成的信号，其频率与并行信号的通信iUL、即PON速率频率相等。第3段所示的时间波形(cl)是从后述的频带管理部IOO提供的频 带设定信号cl的时间波形，是并行数的设定信号。是在控制信号生成部 172中，由高速可变时钟信号生成器90和延迟时钟信号生成器96读取，
为了决定可变串/并转换中的并行数所使用的信号。在图3中，表示输出 用于把并行数设定为3的信号(第3段所示的时间波形中表示了 "3"。)、 然后输出用于接下来把并行数i殳定为4的信号(第3段所示的时间波形中 表示了 "4"。)的情况。频带设定信号cl的具体的信号形式属于频带管理 部100和控制信号生成部172的设计方面的事项。另外，在图3中虽然只 示出了 1条传输频带设定信号cl的线路，但也可以设置多条平行的传输 路。第4段所示的时间波形(dl)是从PHY/MAC接口 110向第l緩冲电 路82提供的、与后述的从PHY/MAC接口 110输出的串行信号el同步的高 速时钟信号dl的时间波形。第5段所示的时间波形(el)是从PHY/MAC接口 IIO输出的串行信 号el的时间波形。这里，Dl、 D2和D3等是表示数据的内容的记号。数据 的内容例如以2值数字信号的形式表示。在实际的通信中，Dl、 D2和D3 等是IP数据包形式的信号。串行信号el根据高速时钟信号dl被写入第1 緩冲电路82中。第6段所示的时间波形(fl)如后述那样，是在高速可变时钟信号 生成器90中基于高速时钟信号al以及频带设定信号cl而生成的高速可 变时钟信号f 1的时间波形。高速可变时钟信号f 1被提供给到第1緩冲电 路82,作为来自第l緩冲电路82的读出信号而起作用。在表示高速可变时钟信号fl的时间波形的第6段的图中，从左端向 右端，首先出现3个时钟脉冲，间隔5个时隙，再次出现3个时钟脉冲。 然后，在再间隔5个时隙出现4个时钟脉冲。在该图中，用细线的矩形波 表示不存在时钟脉冲的时隙，用粗线的矩形波表示存在时钟脉沖的时隙。根据高速可变时钟信号fl，首先，基于图3所示的最初的l周期所 包含的3个时钟脉冲序列，从第1緩冲电路82读出串行信号el的数据Dl、 D2、 D3，基于下一周期所包含的3个时钟脉冲序列，读出串行信号el的 数据D4、 D5、 D6。同样，基于在其下一个周期所包含的4个时钟脉冲序列， 读出串行信号el的数据D7、 D8、 D9、 DIO。第7段所示的时间波形(gl)是从第1緩冲电路82输出的第1緩冲
电路的输出信号gl的时间波形。与高速可变时钟信号fl的矩形时钟脉冲同步地从第1緩沖电路82输出作为串行信号el的成分的数据Dl、 D2、…。第8段所示的时间波形(hl)是从分支电路控制信号生成器94输出 并被提供给分支电路84的开关切换信号hl的时间波形。通过将开关切换 信号hl与高速时钟信号al同步地提供给分支电路84，在低速时钟信号 bl的l个周期期间，按P1 P8，依次切换分支电路84的输出端口。另夕卜， 分支电路84的输出端口 P1 P8的切换时刻，也和笫l緩冲电路82的输 出信号gl的读出时刻同步。笫9、 11以及13段所示的时间波形(il-l、 i1-2及il-3)是由延 迟时钟信号生成器96生成的分别向第1緩冲电路组86的緩冲电路-1、緩 冲电路-2以及緩冲电路-3提供的延迟时钟信号il-l、 il-2及il-3的时 间波形。延迟时钟信号il-l、 i1-2及il-3的频率与低速时钟信号bl的 频率相等。并且,予延迟，以使各自的上升沿(在图3中，标以向上的 箭头M示矩形时钟脉冲的上升沿。)与分支电路84的输出端口的Pl、 P2 以及P3的切换时刻同步。例如，延迟时钟信号il-l的上升时刻与开关切换信号hl的分支电 路84的输出端口的P1同步，且把该时钟脉冲提供给緩冲电路-1，由此， 在延迟时钟il-l的1个周期的期间向緩冲电路-1写入作为串行信号el的 成分的lt据Dl。同样，延迟时钟信号il-2、 il-3的上升时刻分别与开关 切换信号hl的分支电路84的输出端口的P2、 P3同步，且把该时钟脉冲 提供给緩冲电路-2及緩冲电路-3，由此，分别在延迟时钟信号i1-2和il-3 的1个周期的期间，向緩冲电路-2、緩冲电路-3写入作为串行信号el的 成分的数据D2、 D3。关于与其连续的串行信号el的成分的数据D4 D8也 是同样。这里，由于对于緩冲电路-4~8，不从分支电路84的输出口 P4 P8 输出信号，所以不存在被写入的信号。第10、 12以及14段所示的时间波形(j1-1、 j1-2和jl-3)分别 是从分支电路84的输出端口 P1-P3输出的且被输入到緩冲电路-l 3的 并行信号成分j1-1、 jl-2和j1-3的时间波形。
第15段所示的时间波形(kl)是从分频器98输出并被提供第1緩 冲电路组86的低速时钟信号kl的时间波形，是与第2段所示的低速时钟 信号bl相同的信号。低速时钟信号kl作为用于从第1緩沖电路组86读 出并行信号81的读出信号而起作用。从第16段到第18段所示的时间波形(ml-l ~ 3 )分别是根据低速时 钟信号kl从第l緩冲电路组86读出并输出的并行信号成分(ml-l-3) 的时间波形。与低速时钟信号kl同步，并从第l緩冲电路组86的緩冲电 路-1~3，作为并行信号成分(ml-l~3),并行地输出数据D1~D3， JUfr 低速时钟信号kl的接下来的下一个周期，从第1緩冲电路组86的緩冲电 路-1~3，作为并行信号成分(ml-l~3)，并行地输出数据D4 D6。即， 从PHY/MAC接口 110输出的串行信号el被转换成并行数为3的并行信号 81。这里，由于并行信号81是并行数为3的并行信号，所以在并行信号 成分(ml-l-3)中虽然包含实际的数据，M并行信号成分(迈l-4 ~ 8 ) 中不包含实际的数据。在上述的说明中，虽然是仿照与高速时钟信号或低速时钟信号的比 特率相等的比特率的数字信号的眼图，如漠式表示数据信号Dl、 D2等的 时间波形，但在实际的通信中，成为高速时钟信号或低速时钟信号的比特 率的数倍以上的高比特率的数字信号的眼图。在本发明的码分复用光接入 网络系统中，与用这些模式眼图所示的信号的比特率如何无关，上述的说 明都成立。另外，在以下的说明中，仿照数字信号的眼图模式表示的时间 波形也是同样的解释'至此，如果把参照图3所示的时间图所说明的内容进行整理，则可 归纳如下。被输入可变串/并转换部80中的串行信号el,首先被输入第1緩冲 电路82.在第1緩冲电路82中被暂时保存的串行信号el,根据被提供给 第l緩冲电路82的读出时钟信号(高速可变时钟信号fl)，被作为串行信 号gl读出。此时，在可变串/并转换部80中，设定为把串行信号gl转换 成并行数为3的并行信号。因此，只要将高速可变时钟信号生成器90的 时钟生成条件设定为，使从高速可变时钟信号生成器90提供的读出时钟 信号fl在PON速率的时隙之间，PON速率的时隙的开始时刻连续，并存在 3个接口速率的时钟脉冲即可。如图3所示，在被设定为根据频带设定信
号cl转换成并行数为3的并行信号的期间，连续出现3个读出时钟信号 (可变高速时钟信号fl)的矩形时钟脉冲。分支电路84以以太网的接口的时钟速度连续进行循环切换输出端 口的动作。即，以接口速率的时钟信号的l个时钟所占的时间间隔从输出 端口 Pl切换到P2,然后从P2切换到P3，将这样的动作进行到被切换到 P8，然后继续进行从P8到Pl、从Pl到P2这样的依次切换动作。从输出 端口 Pl切换到P8的周期成为P0N速率的1个周期。如果把由从第1緩冲电路82输出的串行信号gl所携带的数据内容， 在P0N速率的l个周期的期间，按照时间顺序排列信号成分，则是(D1、 D2、 D3、 0、 0、 0、 0、 0)的内容。这里，"0"的位置表示不存在数据。因此，分别从分支电路84的输出端口 Pl输出Dl、从P2输出数据 D2、从P3输出数据D3， M续的P4、 P5、 P6、 P7和P8没有任何输出。 这样，在串行信号gl的PON速率的1个时隙中所包含的数据(Dl、 D2、 D3 )被转换成并行信号，并从分支电路84作为并行信号85被输出。然后， 执行再次把串行信号gl的下一个PON速率的1个时隙中所包含的数据(D4、 D5、 D6)同样地作为并行信号85输出的动作。与分支电路84的P1~P8的输出端口的切换时刻同步地，M迟时 钟信号生成器96向第1緩冲电路组86提供延迟时钟信号(这里，由于把 并行数设为3，所以指il-l ~ 3。 )。 M迟时钟信号生成器96输出的延迟 时钟信号il-l、 i1-2，其时钟频率为P0N速率，而且是用于把其延迟值作 为分支电路84的输出端口的切换时刻而提供给分支电路84的信号。第9、 11和13段所示的时间波形(i1-1、 il-2和il-3)，相对高速可变时钟信 号fl,各赋予接口速率的1个时隙的延迟(图3的第9、 11、和13段所 示的时间波形中，用向右的箭头表示延迟量。)。即，并行信号成分jl-l、 jl-2和jl-3按顺序被分别赋予接口速率的1个时隙的延迟。因此，对于第l緩冲电路组86的緩冲电路-1、 -2和-3的写入分 别在输出端口 Pl、 P2和P3的切换时刻进行。如第9、 11和13段所示的 时间波形(U-l、 il-2和il-3)所示那样，在各个延迟时钟信号(il-l、 il-2和il-3)的上升时刻(向输出端口P1、 P2和P3的切换时刻)，进行 向緩冲电路-1 ~ 3的数据Dl ~D3的写入。延迟时钟信号il-l的下一个上 升时刻是PON速率的1个时隙结束后的针对下一个时隙的输出端口 Pl的 切换时刻，此时进行数据D4的写入。这里，由于不需要向緩冲电路-4~8写入数据，所以不向这些緩冲 电#供时钟脉冲。即，不M迟时钟信号生成器96向緩冲电路4 8提 供时钟脉冲。为了从第l緩冲电路组86的緩沖电路-1、 -2和-3分别读出被写 入的数据D1、 D2和D3，从分频器98向緩冲电路-1、 - 2和-3提供P0N 速率的时钟频率、即读出时钟信号kl。该读出时钟信号kl是具有图3的 第15段所示的时间波形的时钟信号，把这同一信号同时提供给緩冲电路 -1、 -2和-3。其结果，在同一时刻，并行地分别从緩冲电路-1、 2和3 输出被写入的数据D1、 D2和D3。由数据D1、 D2和D3并行构成的并行信 号是并行信号81。在进行可变串/并转换部80中的并行数的变更时，变更由高速可变 时钟信号生成器90生成的时钟脉冲数。在图3所示的示例中，由于^(^设 为并行fcl 3的情况，所以，由高速可变时钟信号生成器90所生成的时 钟脉冲数被设定为如图3的第6段所示的高速可变时钟信号fl那样包含 连续的3个时钟脉冲的波形。可变串/并转换部80中的并行数的变更，如 后述那样，根据从频带管理部100提供的频带设定信号cl进行。以接口速率(高速时钟信号dl)进行向笫1緩冲电路82的写入， 以高速时钟信号(高速可变时钟信号fl)进行读出。即，即使在不存在作 为读出信号的高速可变时钟信号fl的时钟脉冲的时隙中，也有存在高速 时钟信号dl的时钟脉冲的时隙。由于与不进行读出无关而存在进行写入 的时隙，所以在第1緩冲电路82中残留有与在该时隙中未被输入的时钟 脉冲相应部分的数据。如图3所示的示例那样，进行了 6比特的写入时的 读出只进行了3比特。因此，在PON速率的l个时隙中，在第l緩冲电路 82中存储有3比特的数据，在第1緩冲电路82中发生溢出。换言之，6 比特写入的平均速率是接口速率，3比特读出的平均速率是PON速率。在发生了溢出的情况下，在图1所示的第三层交换机等中，具有为 了不发生数据包的废弃而调整转iHit度的功能。由此，从光线路终端装置 10以与PON速率对应的通信i4JLiL送数据包。此外，这里收爽弃的数据包
通过第三层交换W^再次传输。以太网的TCP/IP (Transmission Control Protocol/Internet Protocol )具有这样的标准，即，如果未返回数据包接收的ACK (acknowledgement)信号，则在发送侧，使数据包的发送时刻延迟，直 到ACK信号返回，继续进行再发送。这里，ACK信号是指确i人响应或设定 响应，是通信中的送达确认的方法，是在接收侧能够正确接收到从对方侧 发送来的数据的情况下，向发送侧返回的响应信号。对应ACK信号未返回 的情况，相应于佳发送时刻延迟的程度，降低转逸逸率。<可变串/并转换部的安装电路>[结构]参照图4，对可变串/并转换部的安装电路的实例进行说明。图4是可 变串/并转换部的概略电路图。为了简化说明，假设在可变串/并转换中最 大并行数为4,并把与图2所示的分支电路84对应的分支电路160的输出 端口数设为4进^i兌明。在图4所示的可变串/并转换部的安装电路中，利用FIFO (First In First Out)緩冲电路构成图2所示的第1緩冲电路82和构成第1緩冲电 路组86的緩冲电路。即，与第l緩冲电路82对应的緩冲电路，在图4中 与使用了 FIFO-1的第1堆栈存储器162对应，构成第1緩冲电路组86的 緩冲电路组，在图4中与第1堆栈存储器组164对应。构成第1堆栈存储 器组164的緩冲电路是FIF0-1 ~ 14。在图4中，由于在第1緩冲电路和构成第1緩冲电路组的緩冲电路 中采用了 FIFO，所以在需要对这些进行识别时，通过附加识别编号FIF0-1、 FIFO-ll、 FIFO-12、 FIFO-13以及FIF0-14,从而可以区别。在以下的说 明中，有时取代第1堆栈存储器162而称为FIFO-1。另外，对于构成第1 堆栈存储器组164的緩冲电路FIFO-ll、 FIF0-12、 FIF0-13以及FIF0-14， 不局限于称做构成第1堆栈存储器组164的緩冲电路，有时也简称为 FIFO-ll、 FIFO-12、 FIFO-13以及FIF0-14。FIFO是具有按照依据写入时钟信号(WE: Write Enable)而输入的 顺序进行写入，按照依据读出时钟信号(RE: Read Enable)而写入的顺
序进行读出的这样的功能的暂时存储装置(緩冲装置)。即，具有不需要 地址控制，根据已经被写入的信号，依次进行读出的特点。有时也把FIF0的写入信号输入端子记载为WE，把读出信号输入端 子记载为RE。另外，为了识别针对FIFO-ll、 FIFO-12、 FIF0-13等的写入 信号输入端子，有时也标以识别编号WE-1、 WE-2、 WE-3等.同样，为了 识别来自FIF0-11、 FIF0-12、 FIFO-13等的读出信号输入端子，有时也标 以识别编号RE-1、 RE-2、 RE-3等。分支电路160由识别输出端口 P1 P4的与门组160-A、和进行数据 (Dl、 D2等)输出的0N/0FF控制的与门组160-B构成。[动作]参照图5，对可变串/并转换部的安装电路的动作进行说明。图5是 用于说明以可变串/并转换部的分支电路为中心的动作的时序图。为了便 于说明，这里，假设要处理的信号的并行数为2的情况进行动作说明，但 以下的说明不局限于这些条件而成立。从图5的最上段的第l段到最下段的第15段所示的时序图分别如下所述。第1段所示的时间波形(dl)是从图2所示的PHY/MAC接口 110向 FIFO-1提供的高速时钟信号dl的时间波形。即，高速时钟信号dl是FIF0-1 的写入许可(WE: Write Enable)时钟信号。根据该高速时钟信号dl (WE 信号)，从串行信号el数据信号Dl D8被写入FIF0-1。第2段所示的时 间波形(el)是被写入FIF0-1的数据信号D1 D8的时间波形。第3段所示的时间波形(fl) 3_从图2所示的高速可变时钟信号生 成器90向FIFO-1提供的高速可变时钟信号fl的时间波形。即，高速可 变时钟信号fl是FIFO-1的读出许可(RE: Read Enable)时钟信号。高 速可变时钟信号fl (RE信号)在时间轴上以一定的间隔，排列连续2位 的矩形时钟脉冲组。根据该2位的矩形时钟脉冲组，从FIF0-1输出(读 出)数据(Dl、 D2)的組、数据(D3、 D4)的组、数据(D5、 D6 )的组、 数据(D7、 D8)的组，并被输入到分支电路160。第4段所示的时间波形 (gl)是从FIF0-1输出的FIF0-1输出数据信号gl的时间波形。与高速
可变时钟信号fl的矩形时钟脉冲一一对应(同步)，在时间轴上排列有数据D1、 D2等。第5和第6段所示的时间波形(hi)是从控制信号生成部172输出 的控制分支电路160的选择信号hl，其由选择信号Sl和选择信号S2的组 构成。选择信号hi是切换分支电路160的输出端口 Pl、 P2、 P3以及P4 的信号。选"^信号S1和S2是由矩形时钟脉冲构成的矩形波。而且，选择 信号S2是频率为选择信号Sl的1/2倍的矩形波，选择信号Sl的频率是高 速时钟信号dl的1/2倍的频率。高速可变时钟信号fl与选择信号hl同步，以使高速可变时钟信号 fl的连续的2位的矩形时钟脉冲的最初的时钟脉冲的上升时刻(标有向上 箭头.)与选择信号Sl和S2的下降时刻(标有向下箭头。) 一致。在高速 可变时钟信号fl的1个周期的期间，选^^信号Sl和S2的值的组合为(Sl、 S2) = (0， 0)、 (1， 0)、 (0， 1)、 (1， 1)。相对(Sl， S2)的该变化在 高速可变时钟信号f 1的每1个周期中重复。如图4所示，选择信号hl被输入到与门组160-B。当高速可变时钟 信号fl被输入到与门组160-B中时，在(Sl、 S2) = (0， 0)、 (1， 0)、 (0， 1)、 (1, 1)时，成为分别从分支电路160的输出端口 Pl、 P2、 P3、 P4输出数据信号的状态。第7和第8段所示的时间波形(jl-1)和(j1-2 )是分别从分支电 路160的输出端口 P1和P2输出的并行信号成分(jl-l)和(jl-2)的时 间波形。在(S1， S2) = (0， O)的时刻，从输出端口 Pl输出数据Dl、 D3、 D5、 D7，在(Sl， S2) = (1， 0)的时刻，从输出端口 P2输出数据 D2、 D4、 D6、 D8。第9和第IO段所示的时间波形(il - 1)及(il - 2 )是在控制信号 生成部172中分别生成并输出的延迟时钟信号il - 1及il - 2的时间波形。 延迟时钟信号il - 1及il - 2被输入到FIFO-11的WE - 1及FIFO - 12的 WE - 2的WE时钟信号输入部。第11和第12段所示的时间波形(FIFO-11)和(FIFO-12)分别是 被暂时保存在FIFO-ll、和FIF0-12中的数据信号的时间波形(FIFO-11)和(FIF0-12)。第13段所示的时间波形(kl)是从可变串/并转换部控制 部88提供的低速时钟信号kl的时间波形。把低速时钟信号kl作为 FIFO-11 ~FIFO-14的RE时钟信号，输入到FIFO-11 ~FIF0-14各自的RE 时钟信号输入部中，由此，与低速时钟信号kl同步，并从第1堆栈存储 器组164输出并行信号成分(ml-l和ml-2)。第14和15段所示的时间波 形分别是并行信号成分(ml-l和ml-2)的时间波形。与低速时钟信号kl同步，从FIFO-ll和FIFO-12，作为并行信号成 分(ml-l和ml-2)并行地输出数据(Dl、 D2 )，且在低速时钟信号kl的 下一个周期，输出数据(D3、 D4)、在低速时钟信号kl的再下一个周期， 输出数据(D5、 D6)。即，从PHY/MAC接口 110输出的串行信号el被转换 成并行数为2的并行信号。这里，由于并行信号是并行数为2的并行信号， 所以，虽然在并行信号成分(ml-1和ml-2)中包含实际的数据，但在并 行信号成分(ml-3和ml-4)中不包含实际的数据。<可变并/串转换部>[结构]下面，参照图6，对可变并/串转换部的结构进行说明。图6是可变 并/串转换部的概略结构方框图。图6所示的可变并/串转换部，在图1所示的码分复用光接入系统的 0LT的频带控制部14中，被设置为可变并/串转换部14-1-b和14-2-b， 在0NU-1的频带控制部42中被设置为可变并/串转换部42-2，以及在0NU-2 的频带控制部44中被设置为可变并/串转换部44-2。可变并/串转换部120具有多路复用电路124、第2緩冲电路122、 第2緩冲电路组126和可变并/串转换部控制部128。多路复用电路124 M第2緩冲电路组126输出的并行信号125转换成串行信号i2。串行信 号i2例如相当于图1中的串行信号17-2。第2緩冲电路122被设置在 PHY/MAC接口 150与多路复用电路124之间，暂时保存向PHY/MAC接口提 供的串行信号i2，并作为串行信号m2输出。并行信号125被输入到多路 复用电路124中。第2緩冲电路组126把向多路复用电路124输入的并行 信号121暂时保存，并作为并行信号125输出。并行信号121从频带分配
部152所具有的解码器组154被输出。可变并/串转换部控制部128具有控制信号生成部178、高速时钟信 号生成器132、和分频器138。控制信号生成部178具有多路复用电^ 制信号生成器134、高速可变时钟信号生成器130和延迟时钟信号生成器 136。在图6中，为了便于说明其功能，将控制信号生成部178,分离表示 成多路复用电路控制信号生成器134、高速可变时钟信号生成器130和延 迟时钟信号生成器136，但如后述那样，在电路安装上构成为一体。多路复用电#制信号生成器134生成多路复用电路124的开关切 换信号h2，并提供给多路复用电路124。高速可变时钟信号生成器130生 成第2緩冲电路122的读出信号j2，并提供给第2緩冲电路122。延迟时 钟信号生成器136生成用于从第2緩冲电路组126读出针对多路复用电路 124的输入信号、即并行信号125的读出信号f2-l~f2-8，并提供给第2 緩冲电路组126。在图6中，虽然表示了 1条传输从多路复用电路控制信号生成器134 向多路复用电路124提供的开关切换信号h2的信号线路，M实际安装 电路中形成有多4HT号线。笫2緩冲电路组126并列设置8个緩冲电路(1 ~ 8 )而形成，且把 并行信号121暂时保存，并作为并行信号125输出。在图6中，虽然表示 第2緩冲电路组126并列具有8个緩冲电路而构成的情况，即，并行数的 最大值为8的情况，但并行数的最大值不限于8。在串行信号m2是从O而-l或0冊-2向OLT发送的发送信号的情况下， 例如，串行信号m2相当于从可变并/串转换部14-2-b向OLT所具有的 PHY/MAC接口 16-2提供的串行信号17-2。另外，在串行信号m2是从0LT 向0NU-1或0NU-2发送的发送信号的情况下，例如，串行信号m2相当于 可变并/串转换部42-2提供的向OUN - 1所具有的PHY/MAC接口 62的串行 信号63。高速可变时钟信号生成器130向第2緩冲电路122提供读出信号j2。 第2緩冲电路组126暂时M从频带分配部152输出的并行信号121，并 作为并行信号125输入到多路复用电路124。这里所说的频带分配部152
是0LT所具有的频带分配部12、或ONU-1和ONU-2各自具有的频带分配部 38和40的总称，在图6中，只表示了频带分配部的一部分。在图6所示 的可变并/串转换部120被设置在图1所示的OLT中的情况下，从第2緩 冲电路组126输出的并行信号125相当于从频带分配部12输出的并行信 号15-2等。另外，在图6所示的可变并/串转换部120被分别设置在图1 所示的ONU-1和ONU-2中的情况下，从第2緩冲电路组126输出的并行信 号125分别相当于从频带分配部38和40输出的并行信号45-2等。[动作]参照图7，说明可变并/串转换部120的动作。图7是用于说明可变 并/串转换部120的动作的时序图。为了便于说明，图7表示第2緩冲电 路组126的并列具有的緩冲电5Mt为8的示例，并假设要处理的信号的并 行数为3的情况进行动作说明，但以下的说明不限于这些条件而成立。从图7的最上段的第l段到最下段的第19段所示的时序图，分别如 下所述。第l段所示的时间波形(a2)是从高速时钟信号生成器132输出的， 提供给高速可变时钟信号生成器130的高速时钟信号的时间波形。另外， 还从高速时钟信号生成器132把同一信号提供给分频器138、多路复用电 路控制信号生成器134和延迟时钟生成器136。有时也M高速时钟信号 生成器132输出的高速时钟信号称为高速时钟信号a2。高速时钟信号a2 的频率与1000Base-T以太网的时钟信号频率相等。以后，同样地，对于时序图的第2段以后所示的表示时间波形的信 号，使用为了识别各个时间波形而标记的记号b2、 c2等，记载为低速时 钟信号b2、频带设定信号c2等。第2段所示的时间波形(b2)是从分频电路138输出的低速时钟信 号b2的时间波形。低速时钟信号b2是由高速时钟信号a2通过分频器138 分频而生成的信号，其频率与并行信号的通信速度、即PON速率频率相等。第3段所示的时间波形(c2)是从频带管理部140提供的频带设定 信号c2的时间波形，是并行数的设定信号。是在控制信号生成部178中， 由高速可变时钟信号生成器130和延迟时钟信号生成器136读取，为了决
定可变并/串转换中的并行数所使用的信号。在图7中，表示输出用于把 并行数设定为3的信号(第3段所示的时间波形中表示了 "3"。)、然后输 出用于接下来把并行数设定为4的信号(第3段所示的时间波形中表示 "4"。)的情况。频带设定信号c2的具体的信号形式属于频带管理部140 和控制信号生成部178的设计上的事项。另外，在图6中虽然只图示了 1 条传输频带设定信号c2的线路，但也有时设置多条平行的传输路。第4段所示的时间波形(d2 )是从分频器138输出并提供给笫2緩 冲电路组126的低速时钟信号d2的时间波形，是与第2段所示的低速时 钟信号b2相同的信号。低速时钟信号d2作为针对第2緩冲电路组126的 并行信号的写入信号而起作用。第5段到第8段所示的时间波形(e2-l ~ 4 )分别是根据低速时钟信 号d2向第2緩冲电路组126输入并写入的并行信号成分(e2-1 ~ 4 )的时 间波形。从频带分配部152所具有的解码器组154输出的并行信号121与 低速时钟信号d2同步，并向第2緩冲电路组126的緩沖电路-1 ~ 3，作为 并行信号121的并行信号成分(e2-l ~ 3 )，并行地输入数据Dl ~ D3，在低 速时钟信号d2的接下来的下一个周期，向第2緩冲电路组126的緩冲电 路-l ~ 3，作为并行信号成分(e2-l ~ 3 )，并行地输入数据D4 ~ D6。即，从解码器组154所具有的解码器-1、解码器-2和解码器-3，与 低速时钟信号d2的周期同步，首先分别同时输出数据D1、 D2和D3。在低 速时钟信号d2的接下来的下一个周期，从解码器-1、解码器-2和解码器 -3同时输出数据D4、 D5和D6，并且在再下一个周期，同时输出数据D7、 D8和D9。而且，从解码器-4、解码器-5、解码器-6、解码器-7和解码器 -8不输出数据。在图7中，作为参考，表示了在把并行数为3的并行信号转换成串 行信号后，该并行数被变更为4的情况。因此，在频带设定信号c2中， 在指定并行数为3的信号的后面，在图7的接近右侧的位置出现了指定并 行数为4的信号。因此，在图7中，表示了在从解码器-1、解码器-2、解 码器-3同时输出了数据D7、 D8和D9之后，从解码器-4输出数据D10的 情况。但是，如果把并行数维持为3而不进行变更，则从解码器-4、解码 器-5、解码器-6、解码器-7和解码器-8不输出数据。
第9、 11和13段所示的时间波形(f2-l、 f2-2和f2-3 )是由延迟 时钟信号生成器136生成，并分别向第2緩冲电路组126的緩冲电路-1、 緩冲电路-2和緩冲电路-3提供的延迟时钟信号f2-l、 f2-2和f2-3的时 间波形。延迟时钟信号f2-1、 f2-2和f2-3的频率与低速时钟信号b2的 频率相等，且赋予了延迟，使各自的上升时间(图7中，对矩形时钟脉冲 的上升沿，标以向上的箭头来表示。)与多路复用电路124的输入端口的 Ql、 Q2和Q3的切换时刻同步。例如，延迟时钟信号f2-l的上升时刻，与从后述的多路复用电3g^ 制信号生成器134提供的开关切换信号h2的多路复用电路124的输入端 口的Q1同步，通过向緩冲电路-l提供该时钟脉冲，在延迟时钟信号f2-l 的1个周期的期间，作为串行信号i2的成分的数据Dl从緩冲电路-1被读 出。同样，延迟时钟信号f2-2和f2-3的上升时刻分别与开关切换信号h2 的多路复用电路124的输入端口的Q2和Q3的取入时刻同步，通过把该时 钟脉冲提供给緩冲电路-2和緩冲电路-3，在延迟时钟信号f2-2、 f2-3的 l个周期的期间，作为串行信号i2的成分的数据D2和D3，分别从緩冲电 路-2和緩冲电路-3被读出。关于其后的串行信号i2的成分的数据D4 D8 也是同样。这里，由于不从解码器组154的解码器-4 ~ 8向緩冲电路-4 ~ 8输出 信号，所以不存在被写入的信号。第10、 12和14段所示的时间波形(g2-1、 g2-2和g2-3 )是从緩冲 电路-1~3输出，并分别向多路复用电路124的输入端口 Q1 Q3输入的并 行信号成分g2-l、 g2-2、 g2-3的时间波形。第15段所示的时间波形(h2)是从多路复用电路控制信号生成器 134输出的，向多路复用电路124提供的开关切换信号h2的时间波形。开 关切换信号h2与高速时钟信号a2同步，且被提供给多路复用电路124， 由此，在低速时钟信号b2的1个周期的期间，多路复用电路124的输入 端口被顺序从Q1切换到Q8。另外，多路复用电路124的输入端口的Q1-Q8的切换时刻还与第2緩冲电路122的输入信号i2的写入时刻同步。第16段所示的时间波形(i2)是向第2緩冲电路122输入的多路复 用电路124的输出信号i2的时间波形。其与后述的高速可变时钟信号j2
的矩形时钟脉冲同步，向第2緩冲电路122输入作为串行信号m2的成分 的数据D1、 D2.....第17段所示的时间波形(j2)是在高速可变时钟信号生成器130中， 由高速时钟信号a2和频带设定信号c2生成的高速可变时钟信号j2的时 间波形。高速可变时钟信号j2被提供给第2緩冲电路122，并作为针对第 2緩冲电路122的写入信号而起作用。在表示高速可变时钟信号j2的时间波形的第17段的图中，从左端 向右端，首先出现3个时钟脉冲，之后间隔5个时隙，再出现3个时钟脉 冲。然后再间隔5个时隙，出现4个时钟脉冲，在该图中，用细线的矩形 波表示不存在时钟脉冲的时隙，用粗线的矩形波表示存在时钟脉冲的时 隙。根据高速可变时钟信号j2，首先，基于最初的l个周期中所包含的 3个时钟脉冲的序列，在最初的1个周期，向第2緩沖电路122写入并行 信号125的数据D1、 D2、 D3，基于下一个周期中所包含的3个时钟脉冲的 序列，写入并行信号125的数据D4、 D5、 D6。同样，基于其次的周期中所 包含的4个时钟脉冲的序列，写入并行信号125的数据D7、 D8、 D9、 DIO。第18段所示的时间波形(k2)是从PHY/MAC接口 150向第2緩沖电 路122供给的与并行信号125同步的高速时钟信号k2的时间波形。第19段所示的时间波形(m2)是向PHY/MAC接口 150输入的串行信 号m2的时间波形。这里Dl、 D2和D3等M示数据的内容的记号。数据 的内容例如以2值数字信号的形式表示。在实际的通信中，Dl、 D2和D3 等是IP数据包形式的信号。串行信号m2根据高速时钟信号k2从第2緩 冲电路122中读出。如以上说明的那样，在可变并/串转换部120中，并行数为3的并行 信号121被转换成串行信号m2，并且被输入到PHY/MAC接口 150。这里， 并行信号121由于是并行数为3的并行信号，所以在并行信号成^(e2-l-3)中包含实际的数据，但fc并行信号成分(e2-4 ~ 8 )中不包含实际的数 据。在图7中，也和图3同样，是仿照与高速时钟信号或低速时钟信号
的比特率相等的比特率的数字信号的眼图，来模式表示数据信号Dl、 D2 等的时间波形。至此，如果把参照图7所示的时序图所说明的内容进行整理，则可 归纳如下。被输入可变并/串转换部120中的并行信号121，首先被输入第2緩 冲电路组126。在笫2緩冲电路组126中被暂时保存的并行信号121,根 据被提供给第2緩冲电路組126的读出时钟信号(延迟时钟信号f 2-1 ~ 8 ), 作为并行信号125被读出。此时，在可变并/串转换部120中，设定为把 并行数为3的并行信号125转换成串行信号。因此，只要将高速可变时钟 信号生成器130的时钟生成条件设定为，使从高速可变时钟信号生成器130 提供的读出时钟信号j2在P0N速率的时隙期间，从P0N速率的时隙的开 始时刻连续，并存在3个接口速率的时钟脉冲即可。如图7所示，在才艮据 频带设定信号c2设定为转换成并行数为3的并行信号的期间，连续出现3 个读出时钟信号(可变高速时钟信号j2)的矩形时钟脉冲。多路复用电路124以以太网的接口的时钟iUL连续进行循环切换输 入端口的动作。即，以接口速率的时钟信号的l个时钟所占的时间间隔， 从输入端口 Ql切换到Q2，然后从Q2切换到Q3，将这样的动作进行到被 切换到Q8，然后继续进行从Q8到Q1、从Q1到Q2这样的依次切换动作。 从输入端口 Ql切换到Q8的周期成为P0N速率的1个周期。如果把输入到第2緩冲电路122的串行信号i2所携带的数据内容， 在P0N速率的l个周期的期间，按照时间顺序排列信号成分，则是(D1、 D2、 D3、 0、 0、 0、 0、 0)的内容。这里，"0"的位置表示不存在数据。因此，向多路复用电路124的输入端口 Ql输入Dl,向Q2输入数据 D2、向Q3输入数据D3，然后，不向Q4、 Q5、 Q6、 Q7和Q8输入任何数据。 这样，在P0N速率的l个时隙中所包含的数据(Dl、 D2、 D3)被作为串行 信号i2从多路复用电路124输出。然后，再次执行把下一个PON速率的1 个时隙中所包含的数据(D4、 D5、 D6)同样地作为串行信号i2输出的动 作。与多路复用电路124的Ql ~ Q8的输入端口的切换时刻同步，^U逸迟
时钟信号生成器136向第2緩冲电路组126提供延迟时钟信号(这里，由 于把并行数设为3，所以指f2-1~3。)。延迟时钟信号生成器136，时钟频 率为P0N速率，而且延迟值提供多路复用电路124输入端口的切换时刻。 第9、 11和13段所示的时间波形(f2-1、 f2-2和f2-3)对高速可变时钟 信号j2，各赋予接口速率的1个时隙的延迟(图3的第9、 11、和13段 所示的时间波形中，用向右的箭头表示延迟量。)。即，并行信号成分f2-l、 f 2-2和f 2-3按顺序被分别赋予接口速率的1个时隙的延迟。因此，对于从第2緩冲电路組126的緩冲电路-1、 -2和-3的读出， 分别在输入端口 Ql、 Q2和Q3的切换时刻进行。如第9、 11和13段所示 的时间波形(f2-l、 f2-2和f2-3 )所示那样，在各个延迟时钟信号(f 2-1、 f2-2和f2-3)的上升时刻(针对输入端口Q1、 Q2和Q3的切换时刻)，从 緩冲电路-1 ~ 3读出数据Dl ~D3。延迟时钟信号f2-1的下一个上升时刻 是PON速率的1个时隙结束后的针对下一个时隙的输入端口 Ql的切换时 刻，此时数据D4被读出。这里，由于没有从緩冲电路-4~8读出的数据，所以不向这些緩冲 电i^供时钟脉冲。即，延迟时钟信号生成器136不向緩冲电路-4~8供 给时钟脉冲。为了向第2緩冲电路组126的緩冲电路-1、 -2和-3分别写入数据 Dl、 D2和D3，从分频器138向緩冲电路-1、 - 2和-3提供P0N速率的时 钟频率、即写入时钟信号d2。该写入时钟信号d2是具有图7的第4段所 示的时间波形的时钟信号，把这同一信号同时提供给緩冲电路-1、 -2和 -3。其结果，在同一时刻，数据D1、 D2和D3被并行地写入緩冲电路-1、 -2和-3。由数据D1、 D2和D3并行构成的并行信号是并行信号121。在进行可变并/串转换部120中的并行数的变更时，变更由高速可变 时钟信号生成器130生成的时钟脉冲数。在图7所示的示例中，由于^f^设 为并行ltA3的情况，所以，由高速可变时钟信号生成器130所生成的时 钟脉沖数被设定为如图7的第17段所示的高速可变时钟信号j2那样包含 连续的3个时钟脉冲的波形。<可变并/串转换部的安装电路>[结构]参照图8,对可变并/串转换部的安装电路的例进行说明。图8是可 变并/串转换部的概略电路图。为了简化说明，在可变并/串转换中假设最 大并行数为4的情况，并把与图6所示的多路复用电路124对应的多路复 用电路166的输入端口数设为4进^i兌明。在图8所示的可变并/串转换部的安装电路中，利用FIFO (First In First Out)緩冲电路构成图6所示的第2緩冲电路122和构成第2緩冲 电路组126的緩冲电路。即，与第2緩冲电路122对应的緩冲电路，在图 8中与使用了 FIF0-2的笫2堆栈存储器168对应，构成第2緩冲电路组 126的緩冲电路组，在图8中与第2堆栈存储器组170对应。构成第2堆 栈存储器组170的緩冲电路是FIF0-21 ~ 24。在图8中，由于对第2緩冲电路和构成第2緩冲电路组的緩冲电路 采用了 FIFO,所以在需要对这些进行识别时，标以识别编号FIF0-2、 FIF0-21、 FIF0-22、 FIFO-23以及FIFO-24，从而可以区别。在以下的i兌 明中，有时也取代第2堆栈存储器168而称为FIFO-2。另外，对于构成第 2堆栈存储器组170的緩冲电路FIFO-21、FIFO-22、FIFO-23以及FIF0-24， 不局限于称为构成第2堆栈存储器组170的緩冲电路，有时也简称为 FIF0-21、 FIF0-22、 FIFO-23以及FIF0-24。有时也把FIFO的写入信号输入端子记载为WE,把读出信号输入端 子记载为RE。另外，为了识别针对FIF0-21、 FIF0-22、 FIFO-23等的写入 信号输入端子，有时标以识别编号WE-1、 WE-2、 WE-3等M示。同样， 为了识别来自FIFO-21、 FIFO-22、 FIFO-23等的读出信号输入端子，有时 标以识别编号RE-1、 RE-2、 RE-3等来表示。多路复用电路166由识别输入端口 Q1 Q4的与门组166-A、和统合 数据(Dl、 D2等)的或门组166-B构成。[动作]下面，参照图9，对可变并/串转换部的安装电路的动作进行说明。 图9是用于说明以可变并/串转换部的多路复用电路为中心的动作的时序 图。为了便于说明，这里，假设要处理的信号的并行数为2的情况进行动作说明，但以下的说明不局限于这些条件而成立。从图9的最上段的第l段到最下段的第14段所示的时序图分别如下所述。第1段所示的时间波形(d2 )是从图6所示的分频器138提供的低 速时钟信号d2的时间波形。通过把低速时钟信号d2作为FIFO-21 ~ FIFO-24的WE时钟信号，输入到FIF0-21 ~ FIF0-24的各自的WE时钟信号 输入端子，与低速时钟信号d2同步，并向第1堆栈存储器组170输入并 行信号成分(e2-l和e2-2 )。第2段和第3段所示的时间波形分别是并行 信号成分(e2-l和e2-2 )的时间波形。与低速时钟信号d2同步，作为并行信号成分(e2-l和e2-2)，向 FIF0-21和FIF0-22并行地输入数据(Dl、 D2 )，在寸組时钟信号d2的下 一个周期，输入数据(D3、 D4)，在低速时钟信号d2的再下一个周围，输 入数据(D5、 D6)。第4和第5段所示的时间波形(f 2-1)和(f 2-2 )是在控制信号生 成部178中生成并被分别输出的延迟时钟信号f2-l和f2-2的时间波形。 延迟时钟信号(f2-l)和(f2-2)被输入到FIFO-21的RE-1和FIF0-22 的RE-2的RE时钟信号输入端子。第6和第7段所示的时间波形(g2-1)和(g2-2 )是分别向多路复 用电路166的输入端口 Ql和Q2输入的并行信号成分(g2-1)和(g2-2 ) 的时间波形。从FIF0-22输出的并行信号成分(g2-2)比从FIF0-21输出 的并行信号成分(g2-l)延迟高速时钟信号的1个时钟脉冲，而被输出。第8和第9段所示的时间波形(h2 )，是从控制信号生成器178输出 的控制多路复用电路166的选择信号h2，其由选择信号Sl和选择信号S2 的组构成。选择信号h2是切换多路复用电路166的输入端口 Ql、 Q2、 Q3 以及Q4的信号。选择信号Sl和S2是由矩形时钟脉冲构成的矩形波。而 且，选择信号S2是频率为选择信号Sl的1/2倍的矩形波。选择信号Sl 的频率是后述的高速时钟信号k2的1/2倍的频率。如图8所示，选择信 号h2被输入到与门组166-A中。选择信号Sl和S2的值的组合为，(Sl、 S2) = (0， 0)、 (1， 0)、(0， 1)、 (1， 1)。在(Sl、 S2) = (0， 0)、 (1, 0)、 (0， 1)、 (1， 1) 时，成为分别向多路复用电路166的输入端口 Ql、 Q2、 Q3、 Q4输入数据 信号的状态。第IO段所示的时间波形(i2)是从多路复用电路166输出的多路复 用输出数据信号i2的时间波形。与选择信号h2同步并被输入到或门166-B 的数据信号(Dl、 D2)、 (D3、 D4)等从或门166-B的输出端作为多路复用 输出数据信号i2，在时间轴上排列输出。第11段所示的时间波形(j2 )是从图6所示的高速可变时钟信号生 成器130向FIF0-2提供的高速可变时钟信号j2的时间波形。即，高速可 变时钟信号j2是FIF0-2的WE时钟信号。高速可变时钟信号j2 (WE信号) 每连续2位的矩形时钟脉冲的组，以一定间隔排列在时间轴上。根据该每 2位的矩形时钟脉冲的组，向FIF0^输入(写入)4ffc据(Dl、 D2)的组、 数据(D3、 D4)的组、数据(D5、 D6)的组、数据(D7、 D8 )的组。第12 段所示的时间波形(FIF0-2) ^:被写入FIF0-2中的数据信号的时间波形。 数据信号(Dl、 D2)、 (D3、 D4)等排列在时间轴上。第13段所示的时间波形(k2)是从图6所示的PHY/MAC接口 150向 FIF0-1提供的高速时钟信号k2的时间波形。即，高速时钟信号k2是FIF0-2 的RE时钟信号。根据该高速时钟信号k2 (RE信号)，从FIF0-2输出多路 复用输出数据信号m2。第14段所示的时间波形(m2)是从FIF0-2读出的 数据信号Dl ~ D8的时间波形。即，被输入到PHY/MAC接口 150的串行信号m2是从并行数为2的并 行信号转换来的。这里，由于并行信号是并行数为2的并行信号，所以在 FIF0-21和FIFO-22中暂时M有实际的数据，但在FIFO-23和FIFO-24 中未暂时M实际的数据。<频带管理部>如图2所示，频带管理部100构成为具有命令总线接口 102、定时器 104和存储器106,具有向可变串/并转换部80提供频带设定信号cl的功 能。另外，如图6所示，频带管理部140构成为具有命令总线接口 142、 定时器144和存储器146，并具有向可变并/串转换部120提供频带设定信
号c2的功能。由于频带管理部100和频带管理部140的结构相同，作为构成要素 的命令总线接口、定时器和存储器^M目同，所以，这里以频带管理部100 为例进#^兌明。命令总线接口 102是用于进行控制和管理的接口，以使能够从外部 的控制台等外部装置向可变串/并转换部80输入串/并转换中的并行数。 即，识别从外部装置指示的并行数，并通知给可变串/并转换部80。频带 设定信号cl在被提供给可变串/并转换部80的同时，还被提供给定时器 104，而且还被提供给存储器106进行保存。被保存在存储器106中的并 行数的信息通过命令总线接口 102,根据来自外部装置的要求，被读出。 而且，由定时器104计测频带设定信号cl所持续的时间。被保存在存储器106中的并行数的信息、和关于由定时器104所计 测的频带设定信号cl所持续的时间的信息，可通过命令总线接口 102，根 据来自外部装置的要求，读出且使用。例如，能够进行根据被保存在存储 器106中的并行数和关于频带设定信号cl所持续的时间的信息的频带管 理。而且，通过储存该频带管理信息，例如，根据基于这些频带管理信息 的合理的依据，进行对于利用光终端装置的用户的计费处理。<控制信号生成电路> [结构]参照图10，对控制信号生成电路的安装电路的例进^i兌明。图10是 控制信号生成电路的概略电路图。为了简化说明，在串/并转换或并/串转 换中，假设是并行数最大能够对应到4的情况进行说明。图10所示的控制信号生成电路190具有2位计数器174、移位寄存 器176、与非门组180、与门组182、或门184、与门186和触发电路188。 移位寄存器176是由4段构成的4位的移位寄存器。高速时钟信号HCLC、段数切换信号T1 T3、低速时钟信号LCLC、 选择信号Sl、 S2、高速可变时钟信号VHCLC以;SJl迟时钟信号DCLC，与 上述的参照图2和图6说明的串/并转换部、或并/串转换部的动作说明中
所i兌明的各种信号之间的对应关系，如下所述。高速时钟信号HCLC是从高速时钟信号生成器92或132输出的信号。 段数切换信号Tl ~T3是从频带管理部100或140输出的频带设定信号cl 或c2。在图2和图6中，用1条信号线来表示从频带管理部100或140输 出的频带设定信号cl或c2，但在实际电路中形成有多条信号线。低速时钟信号LCLC是从分频器98或138输出的信号。选择信号Sl、 S2与从分支电路控制信号生成器94输出的分支电路84的开关切换信号 hl、或从多路复用电#制信号生成器134输出的多路复用电路124的开 关切换信号h2对应。高速可变时钟信号VHCLC与从高速可变时钟信号生成器90输出的读 出信号fl、或从高速可变时钟信号生成器130输出的读出信号j2对应。延迟时钟信号DCLC (DC1~4)与M迟时钟信号生成器96输出的 延迟时钟信号il-l、 il-2和il-3等、或M迟时钟信号生成器136输出 的延迟时钟信号f1-1、 fl-2和fl-3等对应。[动作]参照图11，对控制信号生成电路的安装电路的动作进行说明。图11 是用于说明控制信号生成电路的动作的时间图。从图11的最上段的第1 段到最下段的第11段所表示的时序图，分别如下所述。第l段所示的时间波形(HCLC)是高速时钟信号的时间波形，其被 输入到2位计数器174的时钟信号输入端子。通过把高速时钟信号HCLC 输入到2位计数器174，生成选择信号Sl、 S2并输出。第2和第3段所示的时间波形(Sl、 S2 )分别是选择信号Sl和S2 的时间波形。从2位计数器174周期性反复输出(Sl、 S2) = (0、 0)、 (1、 0)、 (0、 1)、 (1、 1)的输出信号。第4段所示的时间波形(i-EN)是从触发器电路188输出的内部使 能信号i-EN的时间波形。第5段所示的时间波形(VHCLC)是从与门186输出的高速可变时钟
信号VHCLC的时间波形.第6段所示的时间波形(LCLC)是向移位寄存器176输入的低速时 钟信号LCLC的时间波形。第7段至第10段所示的时间波形(DCLC: DCl ~ 4)分别是从移位寄 存器176的第1~第4段输出的延迟时钟信号DC1 4的时间波形。在从2位计数器174输出(Sl、 S2 ) = (0、 0)时，在触发器电路 188中保持为"1"，在达到了由段数切换信号T1 T3指示的并行数时，通 过将触发器电路188复位，从触发器电路188生成内部使能信号i-EN并 输出。通过把内部使能信号i-EN和高速时钟信号HCLC输入与门186，从 与门186生成高速可变时钟信号VHCLC并输出。向4位移位寄存器176输入^feil时钟信号LCLC和将高速时钟信号 HCLC反相后的信号。通过这样做，从移位寄存器176的第1段到第4段分 别输出延迟时钟信号DC1至CD4。从移位寄存器176的第1段到第4段分 别输出的延迟时钟信号DC1至CD4，依次被分别赋予高速时钟信号HCLC的 l个周期的延迟，并从移位寄存器176输出。
权利要求
1.一种码分复用光接入网络系统，其在光纤传输路的一端设有光合/分路器，在与上述光纤传输路的另一端连接的光线路终端装置、和与利用上述光合/分路器分支而形成的多个分支光纤传输路分别连接的多个光终端装置之间，进行基于码分复用的双向光通信，其特征在于，上述光线路终端装置具有频带分配部；频带控制部，具有与上述光终端装置的数量相等个数的信号转换器对，每个上述光终端装置具有频带分配部；频带控制部，具有1组信号转换器对，每个上述信号转换器对，作为分别具有通信频带可变控制功能的1组可变串/并转换部和可变并/串转换部的组而被设置，上述频带分配部，具有由对从上述可变串/并转换部输出的并行信号进行编码的多个编码器构成的编码器组、和对从该编码器组输出的并行信号进行多路复用的并行信号合成器，并且具有由对被输入到上述可变并/串转换部的并行信号进行解码的多个解码器构成的解码器组、和分割用于生成被输入到该解码器组的并行信号的串行信号的串行信号分配器。
2. 根据权利要求1所述的码分复用光接入网络系统，其特征在于， 上述光线路终端装置还具有PHY/MAC接口，其个数与上述光终端装置的数量相等，具有对被输入 到第三层交换机的串行信号和从该第三层交换机输出的串行信号进行 4B5B转换的功能；光电转换器，M输入到上述频带分配部的信号转换成电信号，以及 M上述频带分配部输出的电信号转换成光信号， 每个上述光终端装置还具有PHY/MAC接口，具有对串行信号进行4B5B转换的功能； 光电转换器，把被输入到上述频带分配部的信号转换成电信号，以及 M上述频带分配部输出的信号转换成光信号。
3. 根据权利要求1或2所述的码分复用光接入网络系统，其特征在于，上述可变串/并转换部具有分支电路，把串行信号转换成并行信号； 第1緩冲电路，暂时保存串行信号，并输入到上述分支电路；第l緩冲电 路组，暂时M从上述分支电^出的并行信号，并输入到上述频带分配 部；和可变串/并转换部控制部， 上述可变并/串转换部具有多路复用电路，把并行信号转换成串行 信号；第2緩冲电路组，暂时保存从上述频带分配部所具有的上述解码器 组输出的并行信号，并输入到上述多路复用电路；第2緩冲电路，暂时保 存从上述多路复用电^%出的串行信号，并输出；和可变并/串转换部控 制部，上述可变串/并转换部控制部，具有分支电路控制信号生成器、第l 高速可变时钟信号生成器和第1延迟时钟信号生成器，并且向上述分支电 路、上述第l緩冲电路以及上述第l緩冲电路组提供控制信号，上述可变并/串转换部控制部，具有多路复用电路控制信号生成器、 第2高速可变时钟信号生成器以及第2延迟时钟信号生成器，并且向上述 多路复用电路、上述第2緩沖电路以及上述第2緩沖电路组提供控制信号。
全文摘要
本发明是码分复用光接入网络系统，在光线路终端装置(10)与光终端装置(34)和光终端装置(36)之间通过光纤传输路(30)和光合/分路器(32)进行基于码分复用方式的双向通信。光线路终端装置具有频带控制部(14)和频带分配部(12)，频带控制部设有与光终端装置的数量相等个数的信号转换器对，光终端装置分别具有频带控制部(42、44)和频带分配部(38、40)，频带控制部中分别设有各1组信号转换器对。光线路终端装置和光终端装置的频带控制部分别具有由分别具有通信频带可变控制功能的1组可变串/并转换部和可变并/串转换部构成的信号转换部。能够进行与数据包长度无关的数据包的传输，即使在其他用户暂时需要大容量频带时也能够应对。
文档编号H04J14/00GK101150375SQ200710108688
公开日2008年3月26日 申请日期2007年6月18日 优先权日2006年9月22日
发明者鹿嶋正幸 申请人:冲电气工业株式会社