专利名称：数字下变频器的制作方法
技术领域：
本发明是关于一种数字下变频器。
背景技术：
中频数字接收机要求能够实现带宽为100MHz到200MHz、中频为375MHz、采样率为500MSPS的四相移位键控(Quadrature Phase-ShiftKeying，即QPSK)信号的实时解调。这种情况下已经无法使用带通采样定理，目前还没有一种现场可编程门阵列(Field-Programmable Gate Array，即FPGA)芯片能够工作在500MHz以上，如果采用传统的数字下变频再解调的方式，在布局布线以后工作频率只有不到200MHz。因此必须采用并行算法将运算量分解才可能实时处理。出于成本考虑，验证时采用Xilinx公司的低成本FPGA，在速度和规模上受到了更多的限制。
一般数字接收机都是把信号降低到比较低的中频再进行采样与解调，当中频频率比较高且信号带宽也比较宽(或者有多载波的情况)时，要求具有较高的处理速度。比如有一个信号频谱范围(fL，fH)，带宽B＝fH-fL，为了防止采样出现混叠，一般有其中N为不超过的最大整数，即 现有的数字下变频结构如图1所示，而且，由于一级数字下变频器在有些应用环境是不够的，因此还需要多级级连，该多级级连的数字下变频结构如图2所示。由图2可以看出，系统中运算速率要求最高的地方是第一级混频和滤波部分。把第一级混频滤波的结构提取出来，即得到图3，数字下变频结构的改进主要是针对这个部分进行的，图3中，
表示向下抽取4倍，
表示延迟i个时钟，表示混频器，表示加法器，x[n]是输入序列，y[n]是输出序列，D是抽取比例，H[z]是滤波器的反Z变换表达式，Ω0是混频器的数字角频率，后面的相同符号含义相同。
如果中频带宽有100MHz到200MHz时(或者载波中含有多信道占用了100MHz到200MHz带宽)，由奈奎斯特采样定理可知，模拟-数字转换器(Analog Digital Converter，即ADC)的采样频率至少要有200MHz到400MHz，低端FPGA、甚至专用集成电路(Application Specific IntergratedCircuits)实时处理这些信号都很困难。
现在所有数字下变频(Digital DownConverter，即DDC)芯片也无法满足以上要求的速度。
为了提高运算速度，有人提出了多相滤波结构的滤波器，其可以将运算量分解，并且功能上与传统滤波器等效。于是数字下变频系统就变成了图4中的结构。图4中，
表示向下抽取4倍，
表示延迟i个时钟，表示混频器，表示加法器。
假设滤波器系数为L，满足L能被N整除(L/N＝Q)，其中L、Q均为整数，N为自然数，将滤波器分成N组。H1[z]、H2[z]...HN-1[z]由H[z]拆分出来。
拆分过程如下
设则 得到图5所示结构，图5中，
表示向下抽取4倍，
表示延迟i个时钟，表示混频器，表示加法器。
当分组数量N等于抽取数量时候，则系统可等效于图6，图6中，
表示向下抽取4倍，
表示延迟i个时钟，表示混频器，表示加法器。
虽然多相滤波器可以有效降低FPGA的运算速度，但是由于没有将混频器纳入多相结构中(见图6)，混频器依然要工作在比较高的频率下。系统的运算过程还是会遇到瓶颈，因此这个结构还需要改进。
图6系统中混频器负担太重，因此考虑使用多相混频的方式，降低混频器的负担，多相滤波器的内部同时完成抽取运算，其示意图如图7所示 设模拟-数字转换器采样后输入到处理器的序列为x1、x2、x3、x4L xnL 图6结构中混频器的乘法器生成序列为m1、m2、m3、m4L mnL 图7结构中混频后的生成序列为x1m1、x2m2、x3m3、x4m4L xnmnL 因此混频输出序列可以表示为pi＝ximi 混频序列可以表示为 假设多相混频器中有N个乘法器，将输入序列分为N组，分别相乘。输入序列分成N组X1、X2、...XN，其中X1i＝xNi、X2i＝xNi+1、X3i＝xNi+2…XNi＝xNi+N-1对应每个乘法器生成序列组为M1、M2、 L MN其中M1i＝mNi、M2i＝mNi+1、M3i＝mNi+2 L MNi＝mNi+N-1 可见每一个混频器的工作频率为原先单一混频器的1/N，整个结构等效。
例如N＝4时，多相混频器中有4个乘法器，将输入序列分为4组，分别相乘，多相混频器中乘法器的生成序列如下 第一个乘法器M1m1 m5 m9 L 第二个乘法器M2m2 m6 m10 L 第三个乘法器M3m3 m7 m11 L 第四个乘法器M4m4 m8 m12 L 与对应的原序列分别相乘后再相加 得到序列 x1m1、x2m2、x3m3、x4m4、x5m5、x6m6、m7m7、m8m8、x9m9、x10m10、x11m11、x12m12，可以看出图6与图7结构的数字下变频器的生成序列完全相同。
因此原图3中的混频器，等效于图8中的结构，图8中，
表示向下抽取4倍，
表示延迟i个时钟，表示混频器，表示加法器，该图8的结构可以用于两个以及两个以上支路的并行运算，为了容易表达意思，只画出了4个支路的情况。
因为在支路中存在Zx(x＞0)项，因此这种结构的混频器是不可实现的。为了将其变成可以实现的结构，将图8中的每一路中级联Z-3的延迟项目。因此图8中的结构变形成图9中的结构。采用图9中这种结构虽然增加运算了延迟，但是输出结果还是相同，并且它是一种可以实现的结构。图9中，
表示向下抽取4倍，
表示延迟i个时钟，表示混频器，表示加法器，图9的结构可以用于两个以及两个以上支路的并行运算，为了容易表达意思，只画出了4个支路的情况。
将图9的结构与图6的多相混频器结构级联，得到图10所示的级联了多相混频器和多相滤波器的数字下变频器结构，图10中，
表示向下抽取4倍，
表示延迟i个时钟，表示混频器，表示加法器，
表示第i个支路的滤波器，该结构可以用于两个以及两个以上支路的并行运算，为了容易表达意思，只画出了4个支路的情况。
图10中的结构与原始结构(如图2所示)等效，并且对混频的乘法器和多相滤波的乘法器的运算速度要求大大降低，但是这个结构在多相混频之后又将混频序列的速率提升到输入序列的速率，且每一路的运算不是相互独立的。
对于图3所示的数字下变频结构，模数转换器采集的信号x[n]，先通过混频器，再通过滤波器，最后才抽取。这个结构的混频器和滤波器都无法工作在很高的频率下，结构虽然简单，但性能最差。
对于图4所示的数字下变频结构，模数转换器采集的信号x[n]，先通过混频器，再通过多相滤波器(在多相滤波器中先实现抽取，后完成滤波)，很明显这个结构的速度瓶颈在于混频器。
对于图10所示的数字下变频结构，模数转换器采集的信号x[n]，先通过多相混频器，再通过多相滤波器(在多相滤波器中先实现抽取，后完成滤波)，这个结构在多相混频之后又将混频序列的速率提升到输入序列的速率。因此在多相混频器和多相滤波器的连接部分依然会出现速度瓶颈。
发明内容
本发明所要解决的技术问题是，克服现有技术的不足，提供一种处理简单且运算速度快的数字下变频器。
本发明解决其技术问题所采用的技术方案是一种数字下变频器，包括用于接收输入信号的信号输入端及用于输出信号的信号输出端，所述信号输入端和信号输出端之间具有N个独立的运算支路，每个运算支路均包括顺次连接的一个抽取因子为N的抽取器、一个根据N相数字混频器构建的多相分支混频器及一个根据N相数字滤波器的H(z)表达式构建的多相分支滤波器，各运算支路的抽取器的输入端与所述信号输入端耦合，各运算支路的分支滤波器的输出通过加法器相加后输出到所述信号输出端，第i运算支路相对于输入信号具有i-1个时钟周期延时，所述N、i均为自然数，1≤i≤N。
所述的第1运算支路的抽取器的输入端直接连接所述信号输入端，第i运算支路的抽取器的输入端和所述信号输入端之间连接有延时为i-1个时钟周期的延时器，1＜i≤N。
所述的第i-1运算支路的抽取器的输入端和第i运算支路的抽取器的输入端跨接有延时为1个时钟周期的延时器，1＜i≤N。
所述的N个分支滤波器的输出端通过一个加法器与所述信号输出端连接。
所述的第i-1运算支路的分支滤波器的输出端和第i运算支路的分支滤波器的输出端跨接有一个加法器，且跨接第N-1个运算支路的分支滤波器的输出端和第N个运算支路的分支滤波器的加法器与所述信号输出端连接，1＜i≤N。
一种数字下变频器，一种数字下变频器，其特征在于包括用于接收输入信号的信号输入端、用于输出信号的信号输出端，所述信号输入端和信号输出端之间具有N个独立的运算支路，每个运算支路均包括顺次连接的一个模拟-数字转换器、一个根据N相数字混频器构建的多相分支混频器及一个根据N相数字滤波器的H(z)表达式构建的多相分支滤波器，所述N个独立运算支路的模拟-数字转换器具有相同的时钟频率，各运算支路的模拟-数字转换器的输入端与该信号输入端耦合，各运算支路的分支滤波器的输出通过加法器相加后输出到所述信号输出端，第i运算支路相对于输入信号具有i-1个时钟周期延时，所述N、i均为自然数，1≤i≤N。
所述N个独立运算支路的模拟-数字转换器均由同一个时钟控制器控制。
本发明的有益效果是，每一个运算支路的运算速度均降为原来的1/N，并且由于每个运算支路完全独立，不存在运算速率提升的模块，因此降低了系统的处理难度。
图1是传统数字下变频器的结构图； 图2是多级级连的数字下变频结构图； 图3是传统数字下变频结构的等效算法模型； 图4是将滤波器改成多相滤波器后的数字下变频结构图； 图5是基于图4的第1种变形的结构图； 图6是基于图4的第2种变形的结构图； 图7是直接将多相混频器与多相滤波器级联的结构图； 图8是与图3等效的多相混频器结构图； 图9是基于图8的等效改进的多相混频器结构图； 图10是级联了多相混频器和多相滤波器的数字下变频器的结构图； 图11是本实施方式数字下变频器的结构图(仅表示4个运算支路)； 图12是一体化多相混频多相滤波结构的数字下变频器结构图； 图13是本实施方式数字下变频器的通用结构图； 图14是本实施方式的数字下变频器与图3所示的数字下变频器的仿真结果； 图15是采用了多路模拟-数字转换器的新型数字下变频器的结构图。
具体实施例方式 当滤波器分组数量等于多相混频器分组数N时，N为自然数，由图10可知，多相混频器的每一支路中 ej[n]为d[l-j]抽取N倍后的值，此时有l＝Nn-j ej[n]＝cj[Nn-j-(N-j)] ＝cj[(n-1)N]＝bj[n-1](7) 例如当N＝4时，由前面的推导公式和图10可以得出，混频后的序列为x1m1、x2m2、x3m3、x4m4、x5m5、x6m6、m7m7、m8m8、x9m9、x10m10、x11m11、x12m12 L 其中x1m1、x5m5、x9m9L进入多相滤波器的第1支路，这个序列正好是多相混频器的第1支路产生的。
其中x2m2、x6m6、x10m10L进入多相滤波器的第2支路，这个序列正好是多相混频器的第2支路产生的。
其中x3m3、m7m7、x11m11L进入多相滤波器的第3支路，这个序列正好是多相混频器的第3支路产生的。
其中x4m4、m8m8、x12m12L进入多相滤波器的第4支路，这个序列正好是多相混频器的第4支路产生的。因此这个结构又可以变成图11所示的结构，图11中，
表示向下抽取4倍，
表示延迟i个时钟，表示混频器，表示加法器，
表示第i个支路的滤波器，图11所示的结构可以用于两个以及两个以上支路的并行运算。图11所示结构对应的N支路的通用结构如图13所示，图13中，
表示向下抽取N倍，
表示延迟1个时钟，表示混频器，表示加法器，
表示第i个支路的滤波器。
图12是一体化多相混频多相滤波结构的数字下变频器结构图，其工作流程为数字信号x[n]输入该结构的数字下变频器，首先通过延迟器使得进入N个并行、独立的运算支路的数据有不同的延迟。每个运算支路的运算过程非常相似数据首先通过抽取器使数据的速率降低到原来的1/N。完成抽取操作后的数据通过多相混频器完成混频运算；接着通过多相滤波器实现滤波。最后将N个运算支路的滤波结果累加，数字下变频器输出累加后的值，其中的N为数自然数。
图13是本实施方式数字下变频器的通用结构图，所示结构的信号流程为模拟-数字转换器采集的信号x[n]输入到N个独立的运算支路，不同的支路具有不同的信号延迟，比如第一个支路(最上面的运算支路)延迟为0个时钟周期，也就是说信号进入该支路后就直接运算；而第N个支路(最下面的运算支路)延迟为N-1个时钟周期，也就是说信号进入该支路后等待N-1个周期后才进行后面的运算。延迟以后的信号进入抽取器，将数据速率降低到原来的1/N。抽取以后的信号，进入混频器。每个支路的混频系数是现有的混频器混频系数拆分出来的(拆分过程见公式4)。混频以后的数据通过各自的滤波器。每个支路的滤波器系数是从现有的滤波器系数拆分出来的(拆分过程见公式1和公式2)。最后将滤波器的滤波输出通过加法器相加得到输出结果y[n]。可以看出，该结构中每一个支路的运算速率均降为原来的1/N，并且由于每个运算支路完全独立，不存在运算速率提升的模块，因此降低了系统的处理难度，提高了运算速度。
为了进一步证明图3结构与图11结构的等效性，分别将两种结构的数字下变频器代入QPSK解调模块进行系统仿真，并将仿真输出在scope1示波器中，仿真结果如图14所示，图14中，标有Digital Down-Convertor的模块(正上方)是现有的数字下变频模块，标有polyphase and polymixfreq3(最下方)的模块本实施方式的一体化多相混频多相滤波的数字下变频模块，由图14可知，它们的输出结果几乎重合，只有微小的延迟差距，这是由图8结构到图9结构转换的时候带来的，但是并不影响计算结果。
图13中，由于每个独立的运算支路的数据有一个时钟的偏差。因此可以利用这个偏差，使用多路AD采样，来实现更高速度的数字下变频，如图15所示。图15中，采用了N路AD转换器，各路AD转换器均由同一个时钟控制器控制而时钟频率相同，且相位相差1/N个时钟。这样就可以实现N倍单个AD采样速率的数字下变频器。
图11、13、15中，模拟-数字转换器采集的信号x[n]，通过延迟器将数据分配到多个运算支路中，在每个支路中先完成抽取操作，接着进行混运算，再进行滤波，最后将滤波的结果相加。可以看出这个结构中每一个支路的运算速率均降为原来的1/N，并且由于每个运算支路完全独立，不存在运算速率提升的模块，因此降低了系统的处理难度，提高了运算速度。
本发明中，数字下变频器包括用于接收输入信号的信号输入端及用于输出信号的信号输出端，所述信号输入端和信号输出端之间具有N个独立的运算支路，每个运算支路均包括顺次连接的一个抽取因子为N的抽取器、一个根据N相数字混频器构建的多相分支混频器及一个根据N相数字滤波器的H(z)表达式构建的多相分支滤波器，各运算支路的抽取器的输入端与所述信号输入端耦合，各运算支路的分支滤波器的输出通过加法器相加后输出到所述信号输出端，第i运算支路相对于输入信号具有i-1个时钟周期延时，所述N、i均为自然数，1≤i≤N。
各个运算支路实现延时的方式有如下两种 1)第1运算支路的抽取器的输入端直接连接所述信号输入端，第i运算支路的抽取器的输入端和所述信号输入端之间连接有延时为i-1个时钟周期的延时器，1＜i≤N； 2)第i-1运算支路的抽取器的输入端和第i运算支路的抽取器的输入端跨接有延时为1个时钟周期的延时器，1＜i≤N，如图11及图13所示。
各个运算支路与加法器的连接方式有如下两种 1)每个分支滤波器的输出端均通过一个加法器与信号输出端连接； 2)第i-1运算支路的分支滤波器的输出端和第i运算支路的分支滤波器的输出端跨接有一个加法器，跨接第N-1个运算支路的分支滤波器的输出端和第N个运算支路的分支滤波器的加法器与所述信号输出端连接，1＜i≤N。
本发明数字下变频器具有如下优点 1)可以使用多个相对低速的模拟-数字转换器(ADC)，合成一个高速ADC，并同时完成数字下变频； 2)与传统数字下变频完全等效，并且彻底分解了运算量，成倍的提高了系统处理速度； 3)代价小，只增加了很少的乘法器用于多相混频，从图13结构与图3结构的比较中可以看到只增加了N-1个混频器。而滤波器是由现有滤波器拆分出来的，滤波器的阶数并没有增加，因此没有增加滤波的硬件开销。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1.一种数字下变频器，其特征在于包括用于接收输入信号的信号输入端及用于输出信号的信号输出端，所述信号输入端和信号输出端之间具有N个独立的运算支路，每个运算支路均包括顺次连接的一个抽取因子为N的抽取器、一个根据N相数字混频器构建的多相分支混频器及一个根据N相数字滤波器的H(z)表达式构建的多相分支滤波器，各运算支路的抽取器的输入端与所述信号输入端耦合，各运算支路的分支滤波器的输出通过加法器相加后输出到该信号输出端，第i运算支路相对于输入信号具有i-1个时钟周期延时，所述N、i均为自然数，1≤i≤N。
2.根据权利要求1所述的数字下变频器，其特征在于所述的第1运算支路的抽取器的输入端直接连接所述信号输入端，第i运算支路的抽取器的输入端和所述信号输入端之间连接有延时为i-1个时钟周期的延时器，1＜i≤N。
3.根据权利要求1所述的数字下变频器，其特征在于所述的第i-1运算支路的抽取器的输入端和第i运算支路的抽取器的输入端跨接有延时为1个时钟周期的延时器，1＜i≤N。
4.根据权利要求1-3中任意一项所述的数字下变频器，其特征在于所述的N个分支滤波器的输出端通过一个加法器与所述信号输出端连接。
5.根据权利要求1-3中任意一项所述的数字下变频器，其特征在于所述的第i-1运算支路的分支滤波器的输出端和第i运算支路的分支滤波器的输出端跨接有一个加法器，且跨接第N-1个运算支路的分支滤波器的输出端和第N个运算支路的分支滤波器的加法器与所述信号输出端连接，1＜i≤N。
6.一种数字下变频器，其特征在于包括用于接收输入信号的信号输入端及用于输出信号的信号输出端，所述信号输入端和信号输出端之间具有N个独立的运算支路，每个运算支路均包括顺次连接的一个模拟-数字转换器、一个根据N相数字混频器构建的多相分支混频器及一个根据N相数字滤波器的H(z)表达式构建的多相分支滤波器，所述N个独立运算支路的模拟-数字转换器具有相同的时钟频率，各运算支路的模拟-数字转换器的输入端与该信号输入端耦合，各运算支路的分支滤波器的输出通过加法器相加后输出到该信号输出端，第i运算支路相对于输入信号具有i-1个时钟周期延时，所述N、i均为自然数，1≤i≤N。
7.根据权利要求6所述的数字下变频器，其特征在于所述的N个独立运算支路的模拟-数字转换器均由同一个时钟控制器控制。
全文摘要
本发明公开了一种数字下变频器，包括用于接收输入信号的信号输入端及用于输出信号的信号输出端，所述信号输入端和信号输出端之间具有N个独立的运算支路，每个运算支路均包括顺次连接的一个抽取因子为N的抽取器、一个根据N相数字混频器构建的多相分支混频器及一个根据N相数字滤波器的H(z)表达式构建的多相分支滤波器，各运算支路的抽取器的输入端与所述信号输入端耦合，各运算支路的分支滤波器的输出通过加法器相加后输出到该信号输出端，第i运算支路相对于输入信号具有i-1个时钟周期延时，所述N、i均为自然数，1≤i≤N。每一个运算支路的运算速度均降为原来的1/N，并且由于每个运算支路完全独立，不存在运算速率提升的模块，因此降低了系统的处理难度。
文档编号H04L27/22GK101197801SQ20071012537
公开日2008年6月11日 申请日期2007年12月25日 优先权日2007年12月25日
发明者洪 彭 申请人:炬才微电子(深圳)有限公司