专利名称：：多信道影像配置电路的制作方法
技术领域：
：本实用新型为一种多信道影像配置电路，尤指提高个人计算机上数字数字录像(DVR，DigitalVideoRecorder)系统之中央处理器(CPU)使用效能，以及节省系统影像储存空间之多信道影像配置电路。技术背景习用的DVR系统里，会在系统总线ll(SystemBus)上，插上DVR芯片(CHIP)卡，如图1所示。图1是一个4通道(channel)的DVR卡，当中央处理器(CPU)12要将此4channel的影像数据，显示在Dl画面上(720*576)时，CPU12必须先配置四块的影像空间，然后从DVRCHIP卡，抓取4channel的影像数据放置于预先配置好的影像空间内，然后将此4channel的影像数据组合成Dl的画面。以一张4channel的DVRCHIP卡而言，CPU12需预先配置4块360*288大小的记忆空间(因为要组合成一张D1的影像大小，所以每一个信道的影像大小是360*288)，也就是说CPU12需预先配置一块Dl的记忆空间；而当CPU12欲将此4channel的影像数据组合成一张Dl的影像大小时，又得另外配置一块D1的空间来储存组合后的影像数据。另夕卜，在CPU12执行时间上，假设CPU12抓取1channel的360*288记忆空间须费时Tfetch，所以抓4channel就需要4*Tfetch的时间。当CPU12要将此4channel组合成一张D1的画面，假设需花费CPU12时间为Tmerge，则CPU12总共花费(4叮fetchHTmerge的时间，才可将4信道的影像数据显示在画面上。多张DVRCHIP卡的环境，如图2所示，系统总线25共插上4片DVRCHIP卡21、22、23、24，每个DVRCHIP卡为一个4channel的卡，所以在此DVR系统里，可以显示16channel的影像数据。CPU26需预先配置16块180*144大小的记忆空间(因为要组合成一张Dl的影像大小，所以每一个信道的影像大小是180*144)，也就是说CPU26需预先配置一块Dl的记忆空间；而当CPU26欲将此16channel的影像数据组合成一张Dl的影像大小时，又得另外配置一块Dl的空间来储存组合后的影像数据。在CPU26执行时间上，假设CPU26抓取1channel的180*144记忆空间须费时Tfetch，所以抓16channel就需要16^^Tfetch的时间。当CPU26要将此16channel组合成一张Dl的画面，假设需花费CPU26时间为Tmerge，则CPU总共花费(16叮61必+Tmerge的时间，才可将16信道的影像数据显示在画面上。习用的技术具有以下缺点1.必须耗费CPU效能以处理影像储存及影像组合工作。2.必须使用较多系统影像储存空间；除了需要预先配置许多空间以储存各channel的影像数据外，尚需额外预备一块空间来组合各channel的影像画面。因此，如何改进上述一般DVR系统的缺点，提升DVR系统CPU效能以及减低系统储存空间耗费量，系为本实用新型所关注者。
实用新型内容本实用新型的目的在于提出一新颖且进步的多信道影像配置电路，藉由多信道影像配置电路的协助，有效的减少CPU耗费在影像处理的时间以及减少系统的记忆配置，即可显示多信道的影像数据于DVR系统。为达上述目的，本实用新型提出一种多信道影像配置电路，包含一系统汇流排；一第一数字录像单元，系电性连接该系统汇流排，具一第一记忆单元；一第一影像撷取单元，系电性连接该第一数字录像单元；一第二数字录像单元，系电性连接该系统汇流排，具一第一记忆单元；一第二影像撷取单元，系电性连接该第二数字录像单元；其中，该第二数字录像单元系可将该第二影像撷取单元所撷取之一影像，处理后直接储存于该第一数字录像单元之该第一记忆单元。所述多信道影像配置电路，其中该第一数字录像单元还包含一记忆数据处理单元；一影像配置单元，系电性连接于该记忆数据处理单元；一影像编码器，系电性连接于该记忆数据处理单元；一影像译码器，系电性连接于该记忆数据处理单元；一影像处理单元，系电性连接于该记忆数据处理单元，该影像处理单元系可将该第一影像撷取单元所撷取之一影像处理成该影像编码器可以处理之一数据格式。所述多信道影像配置电路，其中该影像编码器系为一MPEG4影像编码器。所述多信道影像配置电路，其中该影像译码器系为一MPEG4影像译码器。所述多信道影像配置电路，其中该数据格式系为一CIF、F正LD、Dl、VGA、QVGA或QQVGA数据格式。所述多信道影像配置电路，其中该系统汇流排系为一PCIbus、IDEbus或AMbuso所述多信道影像配置电路，其中该第一数字录像单元系可为一多信道数字录像单元。所述多信道影像配置电路，其中该多信道数字录像单元系可电性连接数个影像撷取单元。所述多信道影像配置电路，其中该第二数字录像单元还包含一记忆数据处理单元；一影像配置单元，系电性连接于该记忆数据处理单元；一影像编码器，系电性连接于该记忆数据处理单元；一影像译码器，系电性连接于该记忆数据处理单元；一影像处理单元，系电性连接于该记忆数据处理单元，该影像处理单元系可将该第二影像撷取单元所撷取之该影像处理成该影像编码器可以处理之一数据格式。所述多信道影像配置电路，其中该数据格式系为一CIF、FIELD、Dl、VGA、QVGA或QQVGA数据格式。所述多信道影像配置电路，其中该影像编码器系为一MPEG4影像编码器。所述多信道影像配置电路，其中该影像译码器系为一MPEG4影像译码器。所述多信道影像配置电路，其中该第二数字录像单元系可为一多信道数字录像单元。所述多信道影像配置电路，其中该多信道数字录像单元系可电性连接数个影像撷取单元。所述多信道影像配置电路，其中该第一记忆单元系可为一外挂记忆单元。所述多信道影像配置电路，其中还包含一中央处理单元，该中央处理单元系可设定该第一数字录像单元进行影像组合时所需的参数。所述多信道影像配置电路，其中还包含一中央处理单元，该中央处理单元系可设定该第二数字录像单元进行影像组合时所需的参数。所述多信道影像配置电路，其中该第二数字录像单元还包含一第二记忆单元。所述多信道影像配置电路，其中该第二记忆单元系可为一外挂记忆单元。图1为习用之一张数字录像芯片透过系统总线连接中央处理器的示意图；图2为习用之四张数字录像芯片透过系统总线连接中央处理器的示意图；图3为本实用新型较佳实施例之一张具多信道影像配置单元的数字录像芯片架构图；图4为本实用新型较佳实施例之四张具多信道影像配置单元的数字录像芯片透过系统总线连接中央处理器的示意图；图5为本实用新型较佳实施例之多信道影像配置单元配置16块记忆空区大小的示意图。图中主要组件符号说明系统总线.................11CPU....................124信道DVR芯片.........21、22、23、24系统总线.................25CPU....................26记忆处理单元(DRMAC)............31影像处理单元................32MPEG4编码器................33MPEG4译码器................34系统汇流排.................35中央处理单元(CPU).............36多信道影像配置单元.............37DVRCHIP..................38多任务器...................39数据汇流排控制器..............310多信道影像配置信号线............311第一具多信道影像配置单元的数字录像芯片...41第二具多信道影像配置单元的数字录像芯片...42第三具多信道影像配置单元的数字录像芯片...43第四具多信道影像配置单元的数字录像芯片...44中央处理单元(CPU).............45系统汇流排.................4具体实施方式图3为本实用新型较佳实施例之一张具多信道影像配置单元的数字录像芯片架构图，其中包含了记忆处理单元(DRMAC)31、影像处理单元32、MPEG4编码器33、MPEG4译码器34、系统汇流排35、中央处理单元(CPU)36、多信道影像配置单元37、DVRCHIP38、多任务器39、数据汇流排控制器310及多信道影像配置信号线311。首先多信道影像配置单元37依据中央处理单元(CPU)36所设定的通道数量，并且接收来自记忆处理单元(DRAMC)31的影像数据，组成一张多信道的影像数据，此数据可以透过系统总线35传送到CPU36显示。图3的DVRCHIP接了4只摄影机，进来的影像经过影像处理单元32处理之后放入DRAMC31，当一张完整的影像进入DRAMC31之后，MPEG4编码器33会被启动并且开始压縮影像，在压縮影像的过程中，会把压縮后的数据流也存到DRAMC31中。而MPEG4译码器34启动的时机是CPU36要播放之前己经存放在DRAMC31中的压縮数据流时，此时MPEG4译码器34会被启动。MPEG4译码器34会跟DRAMC31要压縮的数据流加以处理，并且将解压縮后的数据存到DRAMC31中。当CPU36要显示此4只摄影机的影像时，从DRAMC31中抓取4个经过MPEG4译码器34解压縮的数据，透过系统总线35传送到CPU36去。若是DVR系统的记忆配置有限或是CPU36的负载(loading)太重时，CPU36就可以透过系统总线35下一个命令(COMMAND)给多信道影像配置单元37，并且将多信道影像配置信号线311设定成1，此时CPU36在设定此4信道的影像数据要如何分配在Dl画面上，多信道影像配置单元37就会自动将此4信道的信道影像数据组好，组合后的影像数据，就可透过系统总线35传送到CPU36显示。图4为本实用新型较佳实施例之四张具多信道影像配置单元的数字录像芯片透过系统总线连接中央处理器的示意图，其中包含了第一具多信道影像配置单元的DVRCHIP41、第二具多信道影像配置单元的DVRCHIP42、第三具多信道影像配置单元的DVRCHIP43、第四具多信道影像配置单元的DVRCHIP44、中央处理单元(CPU)45及系统汇流排46。图4是由4个具多信道影像配置单元的DVRCHIP卡41、42、43、44所组成，每一个DVRCHIP可以外接4只摄影机，所以图4总共可以外接16只摄影机。若CPU45将此16channel的影像数据显示在一张Dl的画面上，由于每一个DVRCHIP都包含一个多信道影像配置单元，所以CPU45可以启动任何一个DVRCHIP的多功能影像配置单元。我们以启动第一具多信道影像配置单元的DVRCHIP41的多信道影像配置电路来说，当多信道影像配置单元被启动时，就会分配16个记忆区块大小，如图5所示。当影像数据处理好之后，CPU45要将16channel的影像数据传送到第一具多信道影像配置单元的DVRCHIP41预先配置好的记忆区块内，所以CPU45会设定第一具多信道影像配置单元的DVRCHIP41的Camera0~Camera3的影像数据传送到图5的区块0~3;CPU会设定第二具多信道影像配置单元的DVRCHIP42的Camera4~Camera7的影像数据传送到图5的区块4~7;CPU会设定第三具多信道影像配置单元的DVRCHIP43的Camera8~Camera11的影像数据传送到图5的区块8~11;CPU会设定第四具多信道影像配置单元的DVRCHIP44的Camera12~Camera15的影像数据传送到图5的区块1215。经过多信道影像配置单元组合好之后的影像数据，就可透过系统总线46传送到CPU45，CPU45就可显示16channel的影像数据。同理，可以将16channel的影像数据传送到其它具多信道影像配置单元的DVRCHIP中的任何一块记忆空间内。因此再以图2来说明改进的效能，原本CPU需配置2块Dl的记忆空间来储存影像数据，一个Dl记忆空间是(16个180*144记忆空间所组成)，另一个Dl记忆空间是储存组合16channel的影像数据。而CPU处理时间上，CPU抓取16channel的影像数据需时16*Tfetch，将此16channel的影像数据组成一张D1的影像大小需时Tmerge，所以CPU所需的时间为(16Wfetch+Tmerge)的时间。然而在启动多信道影像配置单元后，CPU所需的执行时间从(16帛Tfetch+Tmerge)降至0,而所需的系统配置大小丛2个Dl降至1个Dl的记忆空间。表1统计出DVRCHIP通道数、未启动多信道影像配置前的记忆配置大小、未启动多信道影像配置前的CPU花费时间、启动多信道影像配置后的资记忆配置大小及启动多信道影像配置后的CPU花费时间。由表l可以知道，在未启动多信道影像配置单元时，CPU需要花费时间来抓取影像数据以及花费时间来组合影像数据，但是启动多信道影像配置后，CPU不需额外的时间来处理。另外系统资源分配上，在未启动多信道影像配置单元时，系统需配置2*01的记忆空间来储存影像数据，但是启动多信道影像配置后，系统只需D1的记忆空间来储存影像数据。表1<table>tableseeoriginaldocumentpage14</column></row><table><formula>formulaseeoriginaldocumentpage15</formula>本实用新型之方法利用多信道影像配置的方法，其特点如下:1.由多信道影像配置单元预先配置影像的数据大小，并且将多路的影像数据组成D1的大小，使得原本系统需配置的记忆空间减少。2.由多信道影像配置单元预先配置影像的数据大小，并且将多路的影像数据组成D1的大小，使得原本CPU要耗费在影像处理的时间大大减少。综上所述，本实用新型之多信道影像配置电路，藉由多信道影像配置单元的协助，大量增进CPU效能及减少内存空间使用量，进步新颖且实用，如其变更设计，例如以单信道影像配置单元取代多信道影像配置单元、以外挂多信道影像配置单元搭配DVRCHIP方式或以外挂记忆单元方式提供影像配置单元配置影像，只要是直接透过影像配置单元来处理影像配置工作者，皆为本实用新型所保护的范围。权利要求1.一种多信道影像配置电路，其特征为包含一系统汇流排；一第一数字录像单元，为电性连接该系统汇流排，具一第一记忆单元；一第一影像撷取单元，为电性连接该第一数字录像单元；一第二数字录像单元，为电性连接该系统汇流排；一第二影像撷取单元，为电性连接该第二数字录像单元；其中，该第二数字录像单元可将该第二影像撷取单元所撷取之一影像，处理后直接储存于该第一数字录像单元之该第一记忆单元。2.根据权利要求1所述的多信道影像配置电路，其特征为所述第一数字录像单元还包含一记忆数据处理单元；一影像配置单元，为电性连接于该记忆数据处理单元；一影像编码器，为电性连接于该记忆数据处理单元；一影像译码器，为电性连接于该记忆数据处理单元；一影像处理单元，为电性连接于该记忆数据处理单元，该影像处理单元可将该第一影像撷取单元所撷取之一影像处理成该影像编码器可以处理之一数据格式。3.根据权利要求2所述的多信道影像配置电路，其特征为所述影像编码器为任一种影像压縮算法之影像编码器。4.根据权利要求2所述的多信道影像配置电路，其特征为所述影像译码器为任一种影像压縮算法之影像译码器。5.根据权利要求2所述的多信道影像配置电路，其特征为所述数据格式为任一影像分辨率之数据格式。6.根据权利要求1所述的多信道影像配置电路，其特征为所述系统汇流排为一PCIbus、IDEbus或AMbus。7.根据权利要求1所述的多信道影像配置电路，其特征为所述第一数字录像单元为一多信道数字录像单元。8.根据权利要求7所述的多信道影像配置电路，其特征为所述多信道数字录像单元为可电性连接数个影像撷取单元。9.根据权利要求1所述的多信道影像配置电路，其特征为所述第二数字录像单元还包含一记忆数据处理单元；一影像配置单元，为电性连接于该记忆数据处理单元；一影像编码器，为电性连接于该记忆数据处理单元；一影像译码器，为电性连接于该记忆数据处理单元；一影像处理单元，为电性连接于该记忆数据处理单元，该影像处理单元可将该第二影像撷取单元所撷取之该影像处理成该影像编码器可以处理之一数据格式。10.根据权利要求9所述的多信道影像配置电路，其特征为所述数据格式为任一影像分辨率之数据格式。11.根据权利要求9所述的多信道影像配置电路，其特征为所述影像编码器为任一种影像压縮算法之影像编码器。12.根据权利要求9所述的多信道影像配置电路，其特征为所述影像译码器为任一种影像压縮算法之影像译码器。13.根据权利要求9所述的多信道影像配置电路，其特征为所述第二数字录像单元为一多信道数字录像单元。14.根据权利要求13所述的多信道影像配置电路，其特征为所述多信道数字录像单元可电性连接数个影像撷取单元。15.根据权利要求l所述的多信道影像配置电路，其特征为所述第一记忆单元为一外挂记忆单元。16.根据权利要求l所述的多信道影像配置电路，其特征为还包含一中央处理单元，该中央处理单元可设定该第一数字录像单元进行影像组合时所需的参数。17.根据权利要求l所述的多信道影像配置电路，其特征为还包含一中央处理单元，该中央处理单元可设定该第二数字录像单元进行影像组合时所需的参数。18.根据权利要求l所述的多信道影像配置电路，其特征为所述第二数字录像单元还包含一第二记忆单元。19.根据权利要求18所述的多信道影像配置电路，其特征为所述第二记忆单元为一外挂记忆单元。专利摘要本实用新型为一种多信道影像配置电路，包含一系统汇流排、一第一数字录像单元、一第一影像撷取单元、一第二数字录像单元、一第二影像撷取单元及一中央处理单元；其中，该系统汇流排系电性连接于该第一数字录像单元、该第一影像撷取单元、该第二数字录像单元、该第二影像撷取单元及该中央处理单元；该第二数字录像单元系可将该第二影像撷取单元所撷取之一影像，处理后直接储存于该第一数字录像单元之一记忆单元；该第一数字录像单元系可将该第一影像撷取单元所撷取之一影像，处理后直接储存于该第二数字录像单元之一记忆单元；简言之，就是每个影像单元可以储存到任一个数字录像单元的记忆单元中，端看CPU设定预储存到哪一个记忆单元上。文档编号H04N5/76GK201084878SQ20072017556公开日2008年7月9日申请日期2007年9月17日优先权日2007年9月17日发明者王仁中,蔡明芳,骆文华申请人:映佳科技股份有限公司