专利名称：比特识别电路的制作方法
技术领域：
本发明涉及通信系统中的数字信号传送系统，特别涉及在突发地时分复用不同的 多个传送信号的系统中，实现速度(比特率)不同的多个数字信号的比特单位的识别再现 的比特识别电路。
背景技术：
为了高速且抗噪声地实施从多个加入者连接装置经由传送介质输入的信号的比特识别，在专利文献1所示的比特同步电路中，根据具有与输入数据的比特率相同的频率 的基准时钟，按照与该基准时钟相同的周期生成相位相互不同的多相时钟，从其中切换具 有对比特识别最佳的相位的时钟来进行比特识别。在该专利文献1中，通过多相时钟对输 入数据进行采样，根据采样的多相数据来检测输入信号的变化点，根据该检测结果，检测多 相时钟中的与输入数据的变化点同步的时钟，从而选择对比特识别最佳的相位。专利文献1 日本特开2007-043460号公报但是，在上述专利文献1记载的以往的比特同步电路中，根据具有与输入数据的 比特率相当的频率的基准时钟来生成多相时钟，在该多相时钟中选择具有最佳的相位的时 钟，通过选择的时钟对接收的数据进行再定时(retiming)、即进行比特识别，所以存在如下 问题在作为输入数据接收到与基准时钟不同的比特率的数据的情况下，无法正确地进行 比特识别。另外，为了避免该问题，考虑另外具备与和所输入的数据的比特率相当的频率对 应的比特同步电路的方法，但在该情况下，存在电路规模、功耗变大，部件成本也提高这样 的问题。
发明内容
本发明是鉴于上述问题而完成的，其目的在于得到一种比特识别电路，在作为输 入数据接收到不同比特率的数据的情况下，通过具有一个电路结构而以小的电路规模以及 少的功耗来实现与各个比特率对应的数字信号的比特单位下的识别再现。为了解决上述课题，并达成目的，本发明提供一种比特识别电路，输入经时分复用 的比特率不同的多个数据信号，针对输入的各数据信号进行比特识别，其特征在于，具备多相时钟产生单元，输出多相的时钟，该时钟具有与在输入的上述多个数据信号 中最高的比特率相当的频率；相位选择单元，通过多相时钟对上述输入数据信号进行采样，从多个采样结果中 选择最佳相位的采样结果；校正单元，对由上述相位选择单元选择的采样结果进行基于上述比特率的差异的 一部分比特的抽选；以及速度选择单元，根据识别上述多个数据信号的选择信号，择一地选择并输出上述校正单元的输出以及相位选择单元的输出。根据本发明，对比最高的比特率低的比特率的数据信号进行基于比特率的差异的 一部分比特的抽选，所以可以通过同一电路实现具有多个比特率的输入信号的比特识别， 可以减小电路规模并削减功耗。
图1是示出本发明的实施方式1中的包括比特识别部的PON系统的结构例的框 图。图2是示出实施方式1的比特识别部的结构的框图。图3是示出输入数据是10. 3125Gbps、10. OGbps的情况下的高速采样结果等的时序图。图4是示出输入数据的比特率是10. 3125Gbps、10. OGbpsU. 25Gbps的情况下的频 率差比特(bit)校正部的输出比特的时序图。图5是示出输入了 1. 25Gbps的数据的情况下的抽选处理的结果的时序图。图6是在实施方式1中，速度选择部作为速度选择信号而根据来自比特识别部的 外部的速度信息而进行动作的情况下的时序图。图7是示出在实施方式1中，通过由速度判定部检测突发开销(overhead，简称为 0H)而进行速度判定的时序图。图8是示出本发明的实施方式2中的包括比特识别部的PON系统的结构例的图。图9是示出实施方式2的比特识别部的结构的框图。图10是在实施方式2中，速度选择部作为速度选择信号而根据来自比特识别部的 外部的速度信息而进行动作的情况下的时序图。图11是示出在实施方式2中，通过由速度判定部检测突发开销(OH)而进行速度 判定的时序图。图12是示出本发明的实施方式3中的比特识别部的结构的框图。图13是示出各比特率的数据信号被置换成各个时钟速率的样子的时序图。图14是用于说明实施方式3的动作的时序图。标号说明IOLT2-l、2-2、2_30NU3 光纤4耦合器11光接收器12、12a、12b 比特识别部13SERDES 部14P0N 控制部121多相时钟生成部122高速采样部123边缘检测部
124相位选择部125频率差比特校正部1261/N 抽选部127、127a速度选择部128速度判定部129选择部130 132 输出接口
具体实施例方式以下，根据附图，详细说明本发明的比特识别电路的实施方式。另外，本发明不限 于本实施方式。实施方式1图1是本发明的实施方式1的包括比特识别部12的PON (PassiveOptical Network，无源光网络)系统的结构例。PON系统是使用光纤的通信网，是通过作为光传送 介质的光纤3和耦合器4连接了作为收容加入者终端(未图示)的多个(在该情况下为3 台)子站的终端侧装置(ONU =Optical Network Unit，光网络单元)2-1、2_2、2_3、与作为主 站的站侧装置(OLT=Optical Line Termination，光线路终端)1的通信网。另外，如图1所示，从与光纤3的连接侧观察，OLTl具备从光信号变换为电信号 的Rx(光接收器)11 ；进行电信号的比特识别的比特识别部(⑶R:Clock Data Recovery, 时钟数据恢复)12;对比特识别后的电信号进行串并变换的SERDES(并串行转换器 (serialize!·) /串并行转换器(deserializer))部13 ；以及将由SERDES部13生成的并列 数据作为数据帧，进行数据帧的识别处理的PON控制部14。另外，在图1中，OLTl的结构部 分仅记载了上行方向通信(从0NU2-1 2-3向OLTl的通信)的功能。此处，考虑如下结构:0NU2-l、2-2、2-3分别以 1. 25Gbps、10. 3125Gbps、 10. 3125Gbps的传送速度向OLTl传送数据，对这些数据进行时分复用而输入到0LT1。艮口， 假设OLTl识别1. 25Gbps以及10. 3125Gbps这两种速度的数据而进行处理的系统。图2是示出比特识别部12的结构的框图。多相时钟生成部121输出多相的具有与 在从0NU2-1 2-3输入的多个数据信号中最高的比特率相当的频率的时钟，在该情况下， 输出10. 3125GHz的多相时钟201。高速采样部122使用多相时钟201进行输入数据202的 采样。边缘检测部123根据从高速采样部122输出的多个高速采样结果203来检测输入数 据202的变化点。相位选择部124根据由边缘检测部123检测出的变化点信息207，选择识 别输入数据202的相位，据此从多个高速采样结果203中选择数据并作为选择数据204而 输出。高速采样部122、边缘检测部123以及相位选择部124作为通过多相时钟对输入数 据信号进行采样，并从多个采样结果中选择最佳相位的采样结果的相位选择单元而发挥功 能。频率差比特校正部125对所选择的数据的比特串，按照每M(2以上的自然数)比 特一次的比例丢弃比特并作为校正数据205而输出。1/N抽选部126对校正数据205进一 步按照每N(2以上的自然数)比特一次的比例抽出比特，并将抽出的比特设为有效并作为 抽选数据206而输出。通过频率差比特校正部125以及1/N抽选部126，对比最高的比特率低的比特率的数据信号，进行基于比特率的差异的一部分比特的抽选处理。速度判定部 128根据边缘检测部123输出的变化点信息207判定输入数据202的比特率而输出速度判 定结果信号208。选择部129选择速度判定结果信号208或者来自外部的速度信息209并 作为速度选择信号210而输出到速度选择部127。速度选择信号210是用于识别比特率不 同的多个数据信号的信号，速度选择部127根据速度选择信号210切换选择数据204与抽 选数据206而作为识别数据211输出。
在这样构成的比特识别部12中，对于从高速采样部122到相位选择部124，成为 与上述专利文献1记载的以往的比特同步电路同样的动作。即，使用由高速采样部122采 样的多相时钟201的个数数量的高速采样结果203来判定变化点存在于哪个相位之间，并 将充分远离该相位的相位选择为识别相位，从而以最佳相位进行比特识别。因此，在输入了 10. 3125Gbps的比特率的情况下，对于相位选择部124输出的选择数据204，可以将其当作 稳定地进行了比特识别的10. 3125Gbps的数据。另外，在频率差比特校正部125中，设为M = 33，按照每M比特一次的比例丢弃比 特并作为校正数据205而输出。即，频率差比特校正部125按照对选择数据204的33比特 以1比特的比例进行比特的删除。在该情况下，从频率差比特校正部125输出33比特中的 32比特而作为校正数据205，所以10. 3125Gbps的比特率成为10. OGbps。进而，在后级的1/N抽选部126中，设为N = 8，按照每N比特一次的比例抽出比特 并作为抽选数据206而输出。即，1/N抽选部126从校正数据205的8比特中抽出1比特并 作为抽选数据206而输出。在该情况下，10. OGbps的数据的比特率成为1/8，所以抽选数据 206的比特率成为1. 25Gbps。使用图3以及图4，进一步说明频率差比特校正部125以及1/N抽选部126的动 作。在图3的上侧，示出输入数据202是10. 3125Gbps的情况下的输入数据202、多相时钟 201以及高速采样结果203，在图3的下侧，示出输入数据202是10. OGbps的情况下的输入 数据202、多相时钟201以及高速采样结果203。示出了多相时钟生成部121输出0相 3 相这四个相的10. 3125GHz时钟的情况。高速采样结果的0 3是分别以多相时钟的0相 3相进行采样而得到的结果，带有网格线的部分表示与由相位选择部选择的相位相当的编 号。在输入数据是1. 25Gbps的比特率的情况下，由边缘检测部123检测出的数据的变 化点成为与输入了 10. OGbps的比特率的数据的情况同样的位置。但是，由于比特率是1/8， 所以产生变化点的频度也成为1/8。这样，在输入数据是1. 25Gbps的情况下，边缘检测部 123或相位选择部124如输入了 10. OGbps的数据的情况那样进行动作。由于高速采样部122中使用的多相时钟是10. 3125GHz,所以在输入了 10. 3125Gbps的数据的情况下，多相时钟的相位与输入数据的相位成为恒定，对于使用了高 速采样结果的输入数据的变化点也成为恒定，相位选择部124中的选择相位也不变化。在 该图中数据的变化点总是处于3相与0相之间，所以在相位选择部124中选择1相或者2 相(在本例中选择1相)。另一方面，在输入了 10. OGbp s的数据的情况下，数据的变化点的间隔相对 10. 3125GHz的周期较长，所以如图所示相对多相时钟的变化点的位置逐渐向后偏移，变化 点的位置从3相与0相之间向0相与1相之间、1相与2相之间在一个方向上变化。由此，相位选择部124中的选择相位也如图的带有网格线的部分那样变化。这样，在图3的高速采样结果中，带有网格线的相编号的比特成为由相位选择部 124选择的选择数据。但是，根据高速采样结果，以10. 3125GHz的周期具有每4相的信息，所以如果每周 期选择1个比特，则在如图3所示那样输入32比特的10. OGbps的数据的期间会选择33比 特。因此，在频率差比特校正部125中，在33比特期间，删除1比特的冗长部分，使得作为 识别数据成为不是过多或不是不足的状态。图4是示出输入数据的比特率是10. 3125Gbps、10. OGbpsU. 25Gbps的情况下的频 率差比特校正部125的输出比特的图。带有网格线的部分的比特表示由频率差比特校正部 125删除的比特。如该图所示，在10. OGbps的情况下，按照33比特对1比特的比例删除，对 于1. 25Gbps，也设为相同符号连续8次的10. OGbps的比特串而同样地进行处理。接下来，在1/N抽选部126中，在输入的校正数据中，每8比特抽出1比特并作为 抽选数据而输出。此时，以不考虑按由频率差比特校正部125删除的比特的方式，进行抽选 处理。其结果，如图5所示，对于原来输入了 1. 25Gbps的数据的情况，以将4X8比特的串 变换成4X1比特的方式输出。在速度选择部127中，根据表示当前处理的数据的比特率的速度选择信号210，选 择选择数据和抽选数据中的某一个，作为识别数据而输出。对于速度选择信号210，由于选 择部129的设定，而存在2个通路的选择项。在可以从比特识别部12的外部输入速度信 息209的情况下，使用该信号来进行选择动作。图6示出这样的情形。在速度信息209是 A的情况下，表示输入10. 3125Gbps的信号，速度选择部127将选择数据侧作为识别数据而 输出。另外，在速度信息209是C的情况，表示输入1. 25Gbps的信号，速度选择部127将抽 选数据侧作为识别数据而输出。作为从比特识别部12的外部输入速度信息209的方法，在图1的PON控制部14 中已知针对各0NU2-1 2-3的上行时隙的分配，所以可以通过据此在相应的时隙时刻输出 所分配的ONU的发送速度信息来实现。在OLTl的PON控制部14没有保持各ONU的发送速 度信息的情况等、无法从比特识别部12的外部输入速度信息209的情况下，使比特识别部 12的内部的速度判定部128动作，通过选择部129选择从速度判定部128输出的速度判定 结果信号208并作为速度选择信号210而输出。在该情况下，除了根据输入的数据的开头 部分的数据变化点的间隔等来判定比特率以外，还通过如图7所示在发送侧的ONU中插入 针对每个比特率不同的突发开销(OH)的模式，并检测该模式来进行速度判定。在使用速度判定部128的情况下，具有无需通过OLTl的PON控制部14来管理ONU 的发送速度的优点，但相反在通过来自外部的速度信息来判定的情况下，无需如上所述通 过突发开头部分或开销部分来进行判定处理，所以可以省略多余的比特信息，具有不仅传 送效率提高，而且还可以削减由于速度判定部128的动作而引起的功耗等的优点。如上所述，根据实施方式1，频率差比特校正部125删除与10.3125Gbps和 10. OGbps的频率差对应的剩余比特，1/N抽选部126调整处于10. OGbps与1. 25Gbps之间的 8倍的信息量，所以可以实现1. 25Gbps的输入数据的比特识别，并且在直到相位选择部124 的动作中，还可以进行10. 3125Gbps的输入数据的比特识别，所以通过速度选择信号210在 适合的定时切换它们，从而可以通过同一电路实现具有10. 3125Gbps与1. 25Gbps这两个比
7特率的输入信号的比特识别。另外，也可以设为在速度判定部128中，利用根据变化点信息207检测出的比特率、或通过识别插入到突发开销(OH)中的模式而检测出的比特率，运算频率差比特校正部 125中的M的值以及1/N抽选部126中的N的值，并根据运算出的M、N的值来进行比特的 抽选处理。实施方式2图8是本发明的实施方式2的PON(Passive Optical Network，无源光网络)系统 的结构例。与图1的差异在于，来自0NU2-3的发送数据的传送速度成为10. OGbps0 0NU2-1、 2-2,2-3分别以1. 25Gbps、10. 3125Gbps、10. OGbps的传送速度向OLTl传送数据，并对这些 数据进行时分复用而输入到OLTla0即，OLTl是识别1. 25Gbps、10. OGbpsUO. 3125Gbps这 三种速度的数据而处理的系统。图9是示出比特识别部12a的结构的框图。与图2的差异在于，将由频率差比特校 正部125得到的校正数据205不仅输入到1/N抽选部126，而且还输入到速度选择部127a。 速度选择部127a根据速度选择信号210，切换来自相位选择部124的选择数据204、来自频 率差比特校正部125的校正数据205、以及来自1/N抽选部126的抽选数据206并作为识别 数据211而输出。在实施方式1的情况下，实际上没有输入10. OGbps的数据，但对1. 25Gbps的数据 进行与输入了 10. OGbps的数据的情况同样的处理，并在1/N抽选部126中将比特率设为 1/8，从而再现了 1.25Gbps的数据。因此，根据上述结构，即使在实际输入了 10. OGbps的数 据的情况下，直到频率差比特校正部125的动作也相同，来自频率差比特校正部125的输出 成为识别了 10. OGbps的数据的结果。对于速度选择信号210，在实施方式1的情况下，是用于选择10.3125Gbps与 1. 25Gbps这两种的信息，但在实施方式2的情况下，设为从对其加上10. OGbps的三种中选 择的信息。于是，速度选择部127a根据通过速度选择信号210得到的信息，在输入数据202 是10. 3125Gbps的情况下，选择选择数据204，在输入数据202是10. OGbps的情况下，选择 校正数据205，在输入数据202是1. 25Gbps的情况下，选择抽选数据206。图10示出速度选择部127a作为速度选择信号210根据来自比特识别部12a的外 部的速度信息209而进行动作的情况下的时序图。另外，图11示出通过用速度判定部128 检测突发开销(OH)来生成速度判定结果信号208的情况。如上所述，即使在如图8所示具有三种比特率的数据被复用而输入的情况下，也 可以通过一个比特识别部12a识别再现所有数据。实施方式3图12是示出本发明的实施方式3的比特识别部12b的结构的框图。与图9的差 异在于，代替速度选择部127a而具备作为输出接口的IF-al30、IF_bl31、IF_cl32的各模 块，对IF-al30输入选择数据204，对IF_bl31输入校正数据205，对IF_cl32输入抽选数据 206，对IF-al30、IF_bl31、IF_cl32这三个全部输入速度选择信号210。另外，对IF_al30， 输入10. 3125GHz的时钟信号a,对IF_bl31，输入10. OGHz的时钟信号b，对IF_bl32，输入 1. 25GHz的时钟信号C。在图12中，IF_al30针对选择数据204，IF_bl31针对校正数据205，IF_cl32针对抽选数据206，分别进行输入到各自的时钟a (10. 3125GHz)、时钟b(10. 0GHz)、时钟 c(1.25GHz)的置换(r印lacement)，删除由频率差比特校正部125产生(挑出的)的丢弃 bit的区域，变换成各个比特率的信号。其中，在IF-al30中不进行丢弃bit的处理，而仅实 施时钟置换。图13图示出将各比特率的数据信号置换成各个时钟速率的样子。接下来，IF_al30、IF_bl31、IF_cl32根据来自选择部129的速度选择信号210， 切换作为识别数据而输出所输入的数据、还是输出空闲信号(表示数据无效区间)。图14 是说明上述动作的时序图。例如，在输入数据是10.3125Gbps的突发信号的情况下，作为 速度信息例如输入表示A的信号，将该信号作为速度选择信号210而分别输入到IF-al30、 IF-bl31、IF-cl32。此处，在IF_al30中，根据选择数据204输出识别数据a，但对于图14中的突发数 据的前后所附加的三角部分以及阴影部分的开销，作为无效数据即空闲信号而输出。图14 的识别数据a、b、c中的带有网格线的部分是空闲信号。另外，在图14中，在突发数据中的开 销部分以外的有效数据与输出的识别数据a之间存在时间差的原因在于，存在处理延迟。另一方面，在IF_bl31与IF-C132中，由于速度信息是A，所以判定为没有输入应 输出的数据，并且按照各自的比特率输出空闲信号。同样地，在输入了 1.25Gbps的突发数 据的情况下，作为速度信息而输入表示C的信号，在来自IF-C132的输出中发送1. 25Gbps 的突发数据中的有效数据部分，从IF_al30以及IF-bl31输出空闲信号。同样地，在输入了 10. OGHz的突发数据的情况下，作为速度信息而输入表示B的信号，在来自IF-bl31的输出 中，发送10. OGbps的突发数据中的有效数据部分，从IF-al30以及IF_cl32输出空闲信号。如上所述，根据实施方式3，除了可以与实施方式2同样地使用一个比特识别部来 实现具有三种比特率的输入数据的识别再现以外，在对10. 3125Gbps、10. OGbpsU. 25Gbps 的各个速度个别地需要后级的电路的情况下，可以与各个电路连接而进行处理。实际上，在PON系统的OLT等中，如图1所示，在比特识别部的后级具备SERDES (并 串行转换器/串并行转换器)部13，可以预想到根据动作频率或数据格式的相异，在 10. 3125Gbps与1. 25Gbps中设备不同。在实施方式3中在这样的情况下，可以省略多余的 设备，可以实现装置的省空间、省电化以及低成本化。产业上的可利用性如上所述，本发明的比特识别方法以及相位同步电路对时分复用了通信速度不同 的数据信号的通信系统是有用的，特别适用于下一代的PON系统。
权利要求
一种比特识别电路，输入经时分复用的比特率不同的多个数据信号，针对输入的各数据信号进行比特识别，其特征在于，具备多相时钟产生单元，输出多相的时钟，该时钟具有与在输入的上述多个数据信号中最高的比特率相当的频率；相位选择单元，通过多相时钟对上述输入数据信号进行采样，从多个采样结果中选择最佳相位的采样结果；校正单元，对由上述相位选择单元选择的采样结果进行基于上述比特率的差异的一部分比特的抽选；以及速度选择单元，根据识别上述多个数据信号的选择信号，择一地选择并输出上述校正单元的输出以及相位选择单元的输出。
2.根据权利要求1所述的比特识别电路，其特征在于，上述校正单元具备频率差比特校正单元，针对每M比特丢弃比特一次，其中M是2以上的自然数；以及抽选单元，从频率差比特校正单元的输出中按照每N比特一次的比例抽出比特，将抽 出的比特设为有效，其中N是2以上的自然数。
3.根据权利要求2所述的比特识别电路，其特征在于，上述速度选择单元根据上述选 择信号，择一地选择并输出上述抽选单元的输出以及上述相位选择单元的输出。
4.根据权利要求2所述的比特识别电路，其特征在于，上述速度选择单元根据上述选 择信号，择一地选择并输出上述频率差比特校正单元、上述抽选单元的输出以及上述相位 选择单元的输出。
5.根据权利要求1 4中的任意一项所述的比特识别电路，其特征在于，具备速度判定 单元，该速度判定单元使用以上述多相时钟对比特率不同的多个信号进行采样的结果来判 定上述多个数据信号的比特率，上述速度选择单元将该速度判定单元的判定结果用作上述选择信号而进行上述择一 选择动作。
6.根据权利要求1 4中的任意一项所述的比特识别电路，其特征在于，具备速度判定 单元，该速度判定单元根据在发送侧赋予了能够区分比特率的信息的上述多个数据信号中 的上述能够区分比特率的信息，来判定输入数据的比特率，上述速度选择单元将该速度判定单元的判定结果用作上述选择信号而进行上述择一 选择动作。
7.根据权利要求1 4中的任意一项所述的比特识别电路，其特征在于，比特识别电路 用于PON系统中的主站中，进行输入到主站的来自各子站的数据的比特识别，在该PON系统 中，主站分配子站的使用频带且子站按照该分配发送数据，上述速度选择单元根据按照上述使用频带的分配输入的上述选择信号，来进行上述择 一选择动作。
8.根据权利要求1 7中的任意一项所述的比特识别电路，其特征在于，上述速度选择 单元针对上述多个数据中的每一个数据具备输出接口。
全文摘要
具备多相时钟产生单元(121)，输出多相的时钟，该时钟具有与在输入的上述多个数据信号中最高的比特率相当的频率；相位选择单元，通过多相时钟对上述输入数据信号进行采样，从多个采样结果中选择最佳相位的采样结果；校正单元，对由上述相位选择单元选择的采样结果进行基于上述比特率的差异的一部分比特的抽选；以及速度选择单元(127)，根据识别上述多个数据信号的选择信号，择一地选择并输出上述校正单元的输出以及相位选择单元的输出，在作为输入数据接收到不同的比特率的数据的情况下，通过一个电路结构来实现与各个比特率对应的数字信号的比特单位下的识别再现。
文档编号H04L12/44GK101874379SQ20078010171
公开日2010年10月27日 申请日期2007年11月28日 优先权日2007年11月28日
发明者堀田善文, 小崎成治, 高桥章 申请人:三菱电机株式会社