不需要外部控制的采用数字相位锁定的时钟提取设备的制作方法

专利名称：：不需要外部控制的采用数字相位锁定的时钟提取设备的制作方法不需要外部控制的采用数字相位锁定的时钟提取设备本发明涉及时钟提取设备，尤其是涉及从称为接收到的信号的基带串行信号提取时钟和数字数据的设备，所述接收到的信号表示数字数据并使用具有至少基本上相应于标称频率fo的时钟位频率fsr的时钟信号编码。在很多应用中，且特别是在相应于非常高的流量(高于500Mbits/s，可能高于10Gbits/s，对于SONETOC-768和SDHSTM-256标准可能一直高到40Gbits/s且在未来可能非常大地超过这些值)的非常高的频率的领域(标称频率fn高于500MHz，可能高于10GHz，目前可能一直高到40GHz且在未来甚至非常大地超过这些值)中，在基带串行链路传输信道(其实现技术可为任何一种电子、光学、射频等)上传输合并与时钟信号混合的数字数据的信号，以便避免必须在两个不同的信道上传输这两种信息。这允许避免信号路径长度的任何繁杂的配对。使用这样的信号，在接收器级，必须一方面从具有模拟性质的接收到的信号提取数字数据值，而另一方面提取相应于这些数据的时钟信号。为了获得数据值，从预先提取自数据的时钟信号对接收到的信号采样。用于实现这样的时钟和数据提取设备的更常用的解决方案在于使用包括称为PLL的至少一个锁相环的电路，锁相环在产生相应于接收到的信号的上升沿和下降沿的脉冲的电路的输出处主要包括相位比较器，相位比较器通过环路滤波器向称为VCO的压控振荡器发送设定点信号。VCO向判决触发电路提供内部时钟信号，判决触发电路组成从接收到的信号提取数据的采样电路。使用弛张振荡器或LC网络振荡器、相位/频率比较器和高频数字分频器的这些传统PLL电路具有各种缺点。它们与极高流量的连接不相容；需要外部频率参考；需要通过必须出现在接收到的信号中的数据前同步码在启动时同步，这在某些应用中是不可接受的；表现出对功能和实现的优化的复杂性、必须考虑的很多相互依赖和矛盾的参数，尤其是在涉及相位/频率比较器电路的方面；具有非常大的能量损耗；其模拟实现强烈地依赖于所实现的半导体器件的制造技术等。因此，用于实现时钟提取功能的PLL电路的实现方法需要拥有相当多的经验和相当多的技能的模拟电路专家的介入，且另一方面，需要重要的发展时期在技术的每次发展时定期重复，从在工业规模上目前的使用限制的观点来看，这不是可接受的。用于实现时钟提取的另一已知的解决方案基于称为DLL的延时锁相环的使用。然而这些电路就涉及接收到的信号而言需要特定的代码，其特别具有用于形成每个词中的基准转换的开始位和结束位(这减小了数据可达到的最大传输频率，一般对于8位有效数据和代码例如8B/12B减小了33%)。此外，恢复的数据表现出可能导致不可忽略的误码率的相对明显的相移(抖动)。这样的DLL电路也对接收到的信号上的噪声非常敏感。最后，通过数字部件实现的该技术很难与非常高的传输速度相容。FR2838265提出了一种解决方案，其在于使用注入振荡器，即，注入锁定到在开环电路中接收到的信号的边沿的频率上的振荡器。为了完成此，注入振荡器是使用MOS晶体管的耦合对的负电阻振荡器，并接收在接收到的信号的时钟位频率fsr处计时的同步脉冲信号，该脉冲信号由同步脉冲发生器发出。如果脉冲信号的频率在其工作范围，即，锁定范围内，则具有自由时钟频率fos的该注入锁定振荡器可自行对脉冲信号进行锁定。因此提供了时钟信号，其频率确切地相应于时钟位频率fsr。然而，接着提出的问题也确保振荡器所提供的时钟信号相对于接收到的信号在相位上同步。由于这个原因，我们知道由振荡器引起的相移与振荡器的输入处的信号的频率和振荡器的本征频率fos之间的差异成比例。因此，可考虑在设计电路时根据接收到的信号的时钟位频率fsr来调节振荡器的本征频率的值。但该解决方案在该时钟位频率fsr的值正好不是精确地已知的方面保持不完善(这构成需要在接收器中存在时钟提取电路的主要的初始技术问题)。此外，它在任何情况下需要对每个应用调节电路。如果这样的调节在实验室原型的背景下是可接受的，则在这样的电路的大部分工业应用中是不可接受的。FR2838265提出了通过设想判决逻辑来解决相移的问题，以在根据不同的偏移时间偏移的多个采样触发电路所提供的不同值中选择关于接收时钟信号的脉冲的一个值。在实践中证实，该解决方案不是在所有情况下都真正有效。US6924705也描述了PLL电路，其包括数字相位探测器、电荷泵和控制压控振荡器的环路滤波器，压控振荡器通过倍频器接收输入数据信号。除了没有指定数字相位探测器的实际实现方法以外，该电路还具有不能完全在数字形式下实现的缺点，因为电荷泵和环路滤波器是模拟类型的部件。因此，符合该文件的电路实现方法实际上严格地依赖于所实现的半导体技术，且不能在预先不需要新的电路设计的情况下简单和快速地适应于另一半导体技术。此外，具有在的可接受的输入频率的小范围且不自动适应于接收到的信号的该电路需要振荡器的自由频率和不同线路之间的传播延迟差的外部手工调节，特别是这允许提取数据，且这允许提取时钟。因此，在发展时期应减到最少的应用中，和/或在必须能够从一种半导体技术频繁地移到另一种的应用中，和/或在接收到的信号的频率可在很大值域内变化的应用中，在该文件中描述的电路不是在工业规模上利用的目标。US5671259描述了包括谐振电路和数字锁相环的时钟提取电路，谐振电路使用安装在印刷电路上的分立的部件实现，而数字锁相环包括能够形成调节谐振电路的频率的控制信号的计数电路。这样的谐振电路的功能与集成电路的实现不相容(在该技术中的部件的品质因子非常不足)，且只能够达到不高的工作频率(对于进入的数据的时钟控制大约为2MHz)。此外，使用这样的谐振电路，在数据信号中没有转换时，振荡在几个周期之后消失，以便这种电路不与在某些周期上呈现很少或没有转换的数据信号相容。另外，在该文件中，输入信号的相位可或多或少地在四分之一位上改变，即，在锁相环不起作用的情况下的二分之一位的绝对变化，以便检测不到在0%和50%之间的随机相移。此外，计数电路是20位计数器，只有8个最高有效位用于控制谐振电路。这样的非常高的滤波(4096个连续相移的差在引起调节之前是必须的)实际上是完全无效的。特别是，与该文件指出的相反，不能以任何方式解决在输入信号中存在的可能的随机相移。因此，尽管很长时间以来对这些时钟提取电路进行了深入的研究，但能够提出简单的解决方案的需要持续，该解决方案在这些电路的大部分当前实际应用中与工业规模上的大量利用相容，包括具有极高流量一尤其是高于500Mbit/s—和/或极高频率一尤其是高于500MHz—的连接的应用，其能量消耗是可接受的，且其既不需要外部调节也不需要特定的设计，由于其设计与所实施的实现技术无关，每个被制造的电路必须被调节，以及其极好地保持与输入数据信号同相，同时与各种各样的这样的输入数据信号相容，包括当后者具有呈现很少转换或没有转换或很多随机相移的周期时。本发明因此目的在于提出这样的解决方案。发明人事实上确认，借助于特定的结构，第一次提出时钟提取设备，特别是时钟和数据提取设备是可能的，该时钟提取设备具有这些优点，特别是其实现起来非常简单，"自动调节"(即，不需要任何外部手工调节)，同时在与各种各样的输入数据信号相容时具有宽锁定范围和非常小的误码率。本发明目的也在于提出这样的设备，其对接收到的信号的质量的变化较不敏感，特别是其与可具有可变转换密度的信号和噪声相容。本发明目的也在于提出这样的设备，其几乎可完全在数字部件的形式下实现，尤其是其锁相环在数字部件的形式下完整地实现。事实上，发明人确定，这一方面导致接收到的信号的可接受的频率的更宽范围，另一方面导致设备实现的简单性，特别是以简单和快速的方式从一种半导体技术移到另一种的可能性。每个电路的设计可从标准功能库执行，而不需要特定部件的完善，与以前的设备相反(例如，在PLL电路中的压控门或PLL电路的模拟部件)。在全文中，"数字部件"表示具有至少一个输入端和/或输出端的任何电子部件，每端传送状态可在多个分立的状态，特别是1和0中间变化的信号，而相应信号的实际模拟值对部件或其被集成到的电路的功能没有影响。另外，在全文中，部件的术语"输入"和"输出"表示连接端或分别接收或发送唯一的信号的一组连接端。除非补充的精确性，与并行信号一样，应用于输入或通过输出发送的信号因此也可能正好是串行信号，或可能由一条单独的信道或几条信道组成(特别是在差分类型的结构的情况下)。本发明因此涉及从称为接收到的信号的基带串行信号提取时钟的设备，接收到的信号表示数字数据并使用具有时钟位频率fsr的时钟信号编码，该设备包括-接收从接收到的信号产生的且在时钟位频率fsr处计时的信号并在至少一个时钟输出上发送称为接收时钟信号的时钟信号的电路，接收时钟信号至少与接收到的信号的时钟位频率基本上同步和同相，-锁相环，其包括-第一输入，其连接到发送接收时钟信号的电路的时钟输出，-第二输入，其从接收到的信号所产生的信号提供信号，-数字相位探测器，其包括连接到第一和第二输入并在至少一个输出上发送称为相位状态信号的数字信号的超前-滞后探测器，相位状态信号表示接收时钟信号和接收到的信号之间的相移和该相移的方向，-输出，其发送称为控制信号的信号，连接到发送接收时钟信号的电路的称为控制输入的输入，所述控制输入适合于使得接收时钟信号的频率的值依赖于在所述控制输入上接收的控制信号的值，-称为计数电路的电路，其具有连接到所述数字相位探测器的所述输出的输入，所述计数电路适合于关于当时由相位探测器发送的数字信号的相对值的变化通过数字计数/倒计数实现至少一个滤波，并发送以数字形式的控制信号，所述控制信号的值是该滤波的结果的函数，控制信号的该值适合于将接收时钟信号的频率值设定为等于接收时钟信号的时钟位频率fsr的这样被滤波的值，该设备特征在于-发送接收时钟信号的所述电路是数字控制的注入锁定振荡器，所述注入锁定振荡器包括数字控制输入，所述数字控制输入适合于接收由所述锁相环发送的以数字形式的控制信号，且使得所述振荡器的本征频率fos的值依赖于在所述控制输入上接收到的控制信号的值，-所述锁相环包括具有相应地连接到超前-滞后探测器的输出的至少一个输入并在至少一个输出上发送称为经滤波的相位状态信号的数字信号的电路，-在接收到相应于接收到的信号的N个连续数据位的大于1的预定数量N个连续相同的输入值之后具有第一相对值，所述超前-滞后探测器为所述接收到的信号探测在相同方向上的相移，-在接收到相应于接收到的信号的N个连续数据位的N个连续相同的输入值之后具有第二相对值，所述超前-滞后探测器为所述接收到的信号探测在另一方向上的相移，-在其它情况下具有第三相对值，以便对于在接收时钟信号的边沿和接收到的信号的相应数据位之间的所述接收到的信号的N个连续数据位，经滤波的相位状态信号的相对值表示在相同方向上的相移的存在和该相移的方向。本发明也扩展到包括根据本发明的时钟提取设备的时钟和数字数据提取设备。根据本发明的时钟和数字数据提取设备此外还包括使用接收时钟信号对接收到的信号采样的电路，该采样电路具有称为信号输入的连接到接收输入的第一输入以及称为时钟输入的连接到注入锁定振荡器的时钟输出的第二输入，该采样电路适合于在至少一个数据输出上发送由所述接收到的信号传输的数字数据，且特征在于该设备包括至少一个相移电路，所述相移电路适合于在信号输入和采样电路的时钟输入之间引入恒定相差，从每个相移产生的这两个输入之间的总相差适合于保证信号输入处的信号和时钟输入处的信号的相位对齐。有利地且根据本发明，超前-滞后探测器适合于在第一输出上发送表示在接收时钟信号和接收到的信号之间的相位超前的存在的数字信号，并在第二输出上发送表示在接收时钟信号和接收到的信号之间的相位滞后的存在的数字信号。有利地且根据本发明，超前-滞后探测器适合于对在接收时钟信号的上升沿和下降沿上接收到的信号采样。更具体地，有利地且根据本发明，超前-滞后探测器适合于实现双采样，一个采样与接收时钟信号的边沿同相，另一采样与接收时钟信号的边沿正交，以便确定接收到的信号的中间状态。另外，有利地且根据本发明，根据本发明的设备特征在于，发送经滤波的相位状态信号的所述电路是判决变换器。在本发明的一个实施方式中，N=2。然而根据期望的滤波水平可选择任何其它值。事实上，这样的判决变换器具有从数字相位探测器所探测到的相移的相对值开始实现第一类型的滤波的作用。该第一滤波能够将随机相移比作噪声，因为只有一系列N个相同的相移状态将对判决变换器的输出有影响。一般，该第一滤波能够避免考虑非永久随机相移的现象，例如"抖动"现象。特别是，应注意，在相同方向上呈现相移的、包括可一直到N-1的多个数据位的数据位系列不更改经滤波的相位状态信号的值。另外，有利地且根据本发明，所述计数电路包括称为累加器电路的至少一个电路，累加器电路包括接收从超前-滞后探测器所发送的每个相位状态信号产生的数字信号的至少一个输入，该累加器电路适合于发送称为计数/倒计数信号的数字信号，所述计数/倒计数信号的相对值表示在累加器电路的输入上存在的相对值的累加的接收。有利地且根据本发明，所述计数电路连续地包括判决变换器和累加器电路，所述累加器电路适合于累加判决变换器所发送的经滤波的相位状态信号的相对值。在根据本发明的设备中，结合上述第一类型的滤波，或在变化形式中，另一类型的滤波可由所述计数电路实现。因此，有利地且根据本发明，累加器电路具有并行输出，并适合于在该并行输出上发送并行数字计数/倒计数信号，且注入锁定振荡器包括并行数字控制输入，该并行数字控制输入包括低于累加器电路的并行数字输出的位的多个位，累加器电路的并行数字输出的高加权位的一部分连接到注入锁定振荡器的并行数字控制输入的位，以便计数电路所发送的控制信号由所述计数/倒计数信号的高加权位的所述部分形成。因此，控制信号的值只从当累加器电路对预定阈值数量M个数据位计数/倒计数时开始更改，所述数据位在接收时钟信号的边沿和接收到的信号的相应数据位之间具有在相同方向上的相移。在根据本发明的一个实施方式中，累加器电路的并行数字输出包括例如8或9位，而注入锁定振荡器的并行数字输入包括5位，只有累加器电路的并行数字输出的5个高加权位连接到注入锁定振荡器的并行数字控制输入的5位。因此，控制信号只从当累加器电路探测到其在输入接收到的相对值的至少等于lll(二进制值)的累加(表示在相同方向上的相移)的不平衡时开始更改。所述累加器电路可由一个或多个加法器和/或由一个或多个计数器实现。应注意，由于计数和倒计数的功能，触发控制输出的更改的相同相移的一系列数据位的M个数据位不一定都是连续的。例如，相反它们可能被没有被探测到的任何相移的数据位分离，甚至被具有在相反方向上的相移的数据位分离，以后被其它随后的数据位补偿。第二类型的滤波因此探测到至少M个数据位上的一般相移。只保留累加器电路的并行数字输出(高加权)位的一部分以代替注入锁定振荡器的控制信号的事实因此允许实现具有与第一种滤波稍微不同的特征的第二种滤波。不管怎样，对相移的变化实现的该滤波根据对控制环路期望的动态响应被适应。在根据本发明的设备的实施方式的变形中，其中这两种滤波结合起来被连续地使用，可在两个连续级中实现此滤波的事实特别允许减小累加器的工作频率，这便于其在高频处的实施，其中一个级由判决变换器形成，另一级由累加器电路形成。此外，第一种滤波允许当数据呈现随机相移(抖动)时最小化在高频处控制信号的变化的风险，而所述累加器电路以前对相同相移的多个连续数据位倒计数，该相移接近于触发控制信号的改变的阈值。为了避免在高频处变化的这种现象，当超过所述阈值时，也可能借助于串联的几个加法器和/或几个计数器使用再加载中间值例如中值的设备来实现累加器电路，以便累加器电路从该中间值重新开始计数/倒计数。从判决变换器的结构和/或累加器电路与注入锁定振荡器的数字控制输入之间的连接产生的此数字滤波允许在锁相环中省去任何特定的滤波分在有利的实施方式中且根据本发明，注入锁定振荡器的数字控制输入连接到包括多个开关的电路，每个开关与集成到振荡器的电路中的至少一个电容器串联连接，以便更改其本征频率。有利地且根据本发明，数字控制输入的每个位连接到所述开关之一。此外，有利地且根据本发明，时钟提取电路此外还包括称为同步脉冲发生器的电路，同步脉冲发生器在接收到的信号的边沿的频率处产生电流脉冲信号，并适应注入锁定振荡器的功能，该同步脉冲发生器适合于在唯一地连接到注入锁定振荡器的电流输入的唯一输出上发送电流脉冲信号。该同步脉冲发生器所发送的电流脉冲适应于注入锁定振荡器的输入，以便确保其功能，即，振荡器对时钟位频率fsr的锁定。另外，在本发明的范围内可使用任何类型的注入锁定振荡器。这可特别涉及RC类型的弛张振荡器或具有电流源的振荡器、具有逻辑门或耦合发射器的不稳定振荡器、环形振荡器、文氏电桥、相移或LC准正弦振荡器、Colpittd、hartley、Clapp、Pierce振荡器或LC谐振电路负电阻振荡器、传输线振荡器或石英型谐振振荡器、表面波谐振振荡器、集成的MEMS或压电振荡器等。然而，有利地且根据本发明，注入锁定振荡器是由LC谐振电路形成的类型。这样的振荡器特别具有最小化内在相移(抖动)的优点。更具体地，有利地且根据本发明，注入锁定振荡器包括两个分支，每个分支包括一个负电阻场效应晶体管，这两个晶体管根据差分拓扑被耦合。这可涉及例如在FR2838265中描述的振荡器。本发明因此能够在时钟提取设备尤其是时钟和数字数据提取设备的设计中带来决定性的优点，同时允许基于注入锁定振荡器的电路在工业规模上的开发。特别是，根据本发明的设备没有电荷泵和环路滤波器，且更一般地在锁相环中没有模拟部件。因此，在根据本发明的设备中，锁相环可用完全数字的同类设计简单而快速地发展。根据本发明的设备也完全是自主的，即，不需要任何外部手工或其它调节，也不需要任何校准。因此，有利地，根据本发明的设备没有任何外部手工调节装置。另外，该自主性以较大的实现简单性获得。根据本发明的设备也不需要外部频率参考的存在，且这与传统PLL相反。此外，几个数据位足以确保作启动时同步。由于其非常大的简单性，根据本发明的设备的结构允许使用能量消耗少的非常少的基本部件(因此有减小的总表面和更低的总消耗)来实现。根据本发明的设备也可用数字技术设计，尤其是涉及锁相环的技术，而不需要拥有相当多的技能的设计人员的介入(与以前基于PLL的设备相反，在该设备中特别难以实现在高频处运行的相位/频率比较器)。使用符合简单设计的本发明的设备，也可能达到接近于半导体技术提供的限制的传输速度。在特定情况下可能达到比使用以前基于PLL或DLL的电路明显更高的传输速度。此外，可能使用任何半导体技术(CMOS、双极、SiGe等)来实现根据本发明的设备。与基于DLL的电路相反，根据本发明的设备对接收到的信号上的噪声较不敏感，且数据的编码具有类似于传统PLL的扩展率的扩展率，即，比DLL所需要的扩展率低得多。另外，考虑到锁相环的简单性和有效性，在根据本发明的设备中，振荡器的本征频率fos总是等于接收时钟信号的时钟位频率fsr，因此振荡器所发送的时钟信号和接收到的信号之间的相移是固定的。然而，组成设备的其它元件的总体可在采样电路的两个输入之间引起恒定相移，确定采样电路的这两个输入之间的恒定结构性差分相位滞后是可能的。因此，提供一个(或多个)相移电路以保证采样电路的两个输入之间的相位对齐就足够了，而不需要任何外部调节，以便根据本发明的设备可自主和稳定地以大锁定范围运行。此外，在根据本发明的设备中，采样电路可由简单的D触发电路组成。应注意，在这方面，相移电路另外被设置成有时必须在电路例如相位比较器的输入处设置的可能的相移电路，以补偿由这种电路的某些结构引入的相移。这样的相移电路需要它提供的相位比较器的功能，在功能上不同于根据本发明的设备的相移电路，其功能是引入补充相移以补偿采样电路的两个输入之间的总相移。有利地，根据本发明的设备在合并至少一个注入锁定振荡器的至少一个集成电路的形式下实现。根据本发明的时钟和数字数据提取设备适合于能够以高于500MHz的时钟位频率fsr运行。因此，本发明第一次允许获得时钟提取电路，尤其是时钟和数字数据提取电路，其是非常自主和稳定，可为在工业规模上在很多应用中利用的目标。本发明也涉及时钟提取电路，尤其是时钟和数字数据提取电路，其以上文或下文提到的特征的全部或部分结合为特征。在其它目的中，在阅读了随后作为非限制性的实例给出并参考附图的描述时，本发明的特征和优点将明显，其中-图1是示出根据本发明的第一实施方式的时钟和数字数据提取设备的一般功能概略图，-图2是图1的设备的超前-滞后探测器的实施方式的功能概略图，-图3是图1的设备的判决变换器的实施方式的功能概略图，-图4是示出可在根据本发明的设备中使用的注入锁定振荡器的实施方式的示意图，-图5是示出可在图1的设备中使用的8位加法器的示例性实施方式的示意图，-图6是示出可用于实现图5的加法器的2位累加器的示例性实施方式的示意图，-图7是示出在图4的振荡器的数字控制输入处的电容组的实施方式的示意图，-图8是示出根据本发明的设备的计数电路的第二实施方式的示意图，-图9是示出根据本发明的设备的计数电路的第三实施方式的示意图，-图10是示出根据本发明的设备的计数电路的第四实施方式的示意图。图1所示的根据本发明的时钟和数字数据提取设备在称为接收输入10的主要输入上接收称为接收到的信号的信号，该接收到的信号是表示数字数据D的基带串行信号并使用具有时钟位频率fsr的时钟信号被编码。通常，该接收到的信号是在基带串行链路传输信道上接收的NRZ类型(不归零)的编码信号。该传输信道可由单个电导线或单个光纤或单信道射频链路(非差分信号)形成。然而本发明也可应用在差分传输类型的接收到的信号的情况中，传输信道因而包括传输相位相反的两个分量的两条线。本发明也可应用于接收到的信号的其它类型的编码，例如NRZI(不归零就反向)。接收输入10连接到分支节点11，分支节点11并行地连接两个分支，即，根据本发明并在时钟输出13上产生称为接收时钟信号H的时钟信号的第一时钟提取分支12和包括使用接收时钟信号H对接收到的信号采样的电路15的另一第二分支14，接收时钟信号H与接收到的信号的时钟位频率fsr同步并同相，该采样电路15适合于在数据输出16上发送接收到的信号所传输的数字数据。时钟提取电路12包括由同步脉冲发生器20提供信号的注入锁定振荡器19，同步脉冲发生器20具有连接到接收输入10的节点11的输入21。同步脉冲发生器20具有唯一地连接到注入锁定振荡器19的电流输入23的唯一输出22(其在差分拓扑的情况下可由两条线形成)。同步脉冲发生器20所提供的电流脉冲信号适应注入锁定振荡器19的功能，且在接收到的信号的数据D的边沿的频率处被计时。整体可例如被实现为如FR2838265所述的。特别是，注入锁定振荡器19因此具有从振荡的自由振荡频率fos所确定的对称LC谐振电路形成的类型，并配备两个交叉的分支，每个分支包括一个负电阻场效应晶体管，这两个晶体管因此根据差分拓扑被耦合。注入锁定振荡器19具有发送与接收到的信号的时钟位频率同步且同相的时钟信号的时钟输出29。采样电路15包括由第二分支14连接到接收输入10的称为信号输入17的第一输入，以及连接到时钟提取电路12的时钟输出，g卩，振荡器19的时钟输出29的称为时钟输入18的第二输入。采样电路15可由简单的触发电路D形成。注入锁定振荡器19另外包括称为控制输入24的输入，其适合于使得振荡器的本征频率fos的值取决于在该控制输入24上接收的数字控制信号的值。控制输入24是数字并行输入，其在所示实例中包括5位24a、24b、24c、24d、24e。振荡器19可从任何类型的振荡器实现，因为它可适合于具有如下所述的数字控制输入24。这可特别涉及RC类型的弛张振荡器或具有电流源的振荡器、具有逻辑门或耦合发射器的不稳定振荡器、环形振荡器、文氏电桥、相移或LC准正弦振荡器、Colpittd、hartley、Clapp、Pierce振荡器或LC谐振电路负电阻振荡器、传输线振荡器或石英型谐振振荡器、表面波谐振振荡器、集成的MEMS或压电振荡器等。振荡器19例如被实现为如FR2838265所述的并由图4示意性地表示。它因此具有从自由振荡频率fos所确定的对称LC谐振电路形成的类型，并配备两个交叉的分支40a、40b，每个分支分别包括负电阻场效应晶体管41a、41b，这两个晶体管41a、41b因此根据差分拓扑被耦合。晶体管对41a、41b由对称LC电路充电，对称LC电路从分别施加在两个电感42a、42b之间的极化参考电压V2和从电流源47确定振荡频率，电流源47的输出可能处于最低电位，且电流源47可简单地由连接到晶体管41a、41b的两个源极的连接节点的串联电阻形成。每个晶体管41a、41b另外由借助于串联电阻48a、48b和并联电容49a、49b施加于其漏极50a、50b的适当极化电压VI极化。LC谐振电路的并联电容由电容组43形成，每个电容分别与开关45a、45b、45c、45d、45e相关，每个开关接收振荡器19的并行数字控制输入24的位24a、24b、24c、24d、24e之一。并联电容是相关的，以便在输入24接收的数字信号的增加的变化(一个单位)引起振荡器19的振荡频率fos的相同值的变化Af。在图7的实施方式中，每个开关45a、45b、45c、45d、45e插入相对于该开关串联对称地布置的相同值的两个电容器44a'、44b'、44c，、44d，、44e，和分别44a"、44b"、44c"、44d"、44e"之间，这两个电容器形成与开关相关的所述电容。每个开关45a、45b、45c、45d、45e由场效应晶体管形成，且电容的值等于2nx2C，n是被认为应用于数字输入24a、24b、24c、24d、24e的数字控制信号的位b3、b4、b5、b6、b7的等级(0，1，2，3，4)，C是预定的电容值，且每个电容器44a，、44b，、44c，、44d，、44e，、44a"、44b"、44c"、44d"、44e"的电容值分别等于C、C、2C、2C、4C、4C、8C、8C、16C、16C，如图7所示。变化步长Af的值被选择得足够小，优选地小于振荡频率fos的平均值的1%，尤其是大约为该平均值的0.3%。例如，对于大约10GHz的振荡频率，Af大约为30MHz。借助于分别安装在每个相应晶体管41a、41b的漏极50a、50b和栅极51a、51b之间的两个二极管46a、46b，通过滤波电容52a、52b来控制振荡器19的振荡振幅。根据本发明的设备的时钟提取电路12包括完全由数字部件形成的锁相环25。该锁相环25包括具有两个输入27、28的超前-滞后探测器26。超前-滞后探测器26的第一输入27连接到振荡器19的输出29，以便接收由振荡器在该输出29上产生的接收时钟信号H。第二输入28连接到分支节点11，因而连接到接收输入IO。因此，接收到的信号被发送到超前-滞后探测器26的第二输入28。图2示出超前-滞后探测器26的实施方式。该超前-滞后探测器26具有两个并行数字输出33a、33b，它在每个输出上发送分别称为相位状态信号E和L的信号，相位状态信号表示在两个输入27、28之间，g卩，在接收到的信号的数据D和振荡器19所提供的接收时钟信号H之间的相移的存在和方向。特别是，当超前-滞后探测器26的两个输入27、28上的信号同相时，分别在超前-滞后探测器26的并行数字输出33a、33b上发送的信号E和L为零。超前-滞后探测器26的第一输出33a是识别在两个输入27、28之间的相位超前的存在的1位数字信号E。在所述实例中，该信号E在相位超前被探测到时等于l，而在两个输入27、28同相时等于0。超前-滞后探测器26的第二输出33b是识别在两个输入27、28之间的相位滞后的存在的1位数字信号L。在所述实例中，该信号L在相位滞后被探测到时等于l，而在两个输入27、28同相时等于0。在根据本发明的设备中可使用任何类型的数字超前-滞后探测器26。这可特另ll涉及Alexander元件(cf.J.D.H.Alexander"Clockrecoveryfromrandombinarysignals"ElectronicsLetters30octobre1975vol.11n°22)。因此，在图2示出的实施方式中，超前-滞后探测器26由Alexander元件根据接收到的信号的双采样形成，第一次采样与接收时钟信号H同相，第二次采样与该信号正交。超前-滞后探测器26因此包括接收所述接收到的信号和接收时钟信号H的两个D触发电路61、62的第一级，正交偏移门65在其接收时钟信号的一端在第一级的第二D触发电路62的输入处被插入。探测器26包括两个D触发电路63、64的第二级和两个异或门66、67，以形成表示相移的信号。第一级的第二触发电路61的输出提供了表示接收到的信号的位n的同相采样的信号DI(n)。连接到第一级的第一触发电路61的后面的第二级的第一触发电路63的输出提供表示紧接着在所述接收到的信号中的所述位n前面的位n-l的同相采样的信号DI(n-l)。第一级的第二触发电路62的输出提供表示在数据位n和n+l之间的正交采样的信号DQ(n+l/2)。第二级的第二触发电路64的输出提供表示数据位n和n-l之间的正交采样的信号DQ(n-l/2)。另外提供了两个D触发电路68、69，以形成允许信号与接收时钟同步的输出寄存器。下列表1是这样的超前-滞后探测器26的实例的真值表表1:<table>tableseeoriginaldocumentpage20</column></row><table><table>tableseeoriginaldocumentpage21</column></row><table>应注意，由超前-滞后探测器26形成的数字相位探测器能够唯一地探测相移的存在及其方向，但不探测相移的振幅。超前-滞后探测器26的两个输出33a、33b分别连接到锁相环的判决变换器电路30的两个输入32a、32b，判决变换器电路30的一个示例性实施方式在图3中给出。判决变换器电路30能够在两端31a、31b在并行数字输出上发送称为经滤波的相位状态信号的数字信号，其具有根据相位状态信号所采取的值的三个状态，S卩，由超前-滞后探测器26为接收到的信号的每个数据位发送的超前信号E和滞后信号L。当判决变换器30在其输入32a、32b上连续接收相应于接收到的信号的预定数量的连续数据位的预定数量的相同值时，它更改在其并行数字输出上发送的经滤波的相位状态信号的值，超前-滞后探测器26为所述接收到的信号探测在相同方向上的相移。经滤波的相位状态信号例如是在两位a0和al上编码发送的二进制信号，每个位相应于两个输出端31a、31b之一。当所探测到的连续数据位的相移在第一方向上时，例如当接收时钟信号H超前时，经滤波的相位状态信号等于1，被值a0=l和al=0编码。当所探测到的连续数据位的相移在另一方向上时，例如当接收时钟信号H滞后时，经滤波的相位状态信号等于-1，被值aOihl编码。当数据位同相时，经滤波的相位状态信号为零，被值a0=al=0编码。因此，判决变换器30的功能是实现探测器26所探测到的相移的变化的滤波，以便只考虑在接收到的信号的大于1的N个数量的连续数据位中产生的相移。判决变换器30的功能也是将相位状态信号E和L转换成经滤波的相位状态信号aO和al。判决变换器30首先包括两个D触发电路70、71的一级，其能够相对于紧接着连续的位n的这些信号状态E(n)、L(n)，存储分别在其输入32a、32b上接收的每个信号E和L的对位n-l的状态E(n-l)、L(n-l)。判决变换器30此外还包括与门72、73以及或门74的两级，在所示实例中，这些门能够探测分别在其输入32a、32b上接收的、在两个连续数据位上保持相同的每个信号E和L的状态。只需增加输入D触发电路和与门就足以增加判决变换器所采用的连续数据位的数量。另外提供两个D触发电路75、76，以形成能够使在判决变换器30的输出端31a、31b上发送的信号a0、al与接收时钟同步的输出寄存器。下列表2是N=2的判决变换器30的实例的真值表表2:E(n)E(n-1)L(n)"n-l)3130计数/倒计数信号的相对值观测结论000000+0100000+0第一周期，其中E-1110001+1第二连续周期，其中E4110001+1第三连续周期，其中E4110000+0第一周期，其中E再次越过0000000+0001000+0第一周期，其中L4001111-l第二连续周期，其中L4001111-l第三连续周期，其中L4000100+0第一周期，其中L再次越过0000000+0判决变换器30的两个输出端31a、31b连接到锁相环的加法器35的两个输入端34a、34b。该加法器35适合于累加经滤波的相位状态信号的相对值+1、0、-1。在所述实例中，加法器35具有8位并行输出36，其上应用累加的结果。根据本发明，不是输出36的所有位都用于控制振荡器19。事实上，只有在并行输出36上发送的信号的高加权位36a用于组成由加法器2235发送到振荡器19的并行数字控制信号。不使用实际上唯一地表示相对相位噪声(抖动)的低加权位36b。在所示实例中，5个高加权位作为振荡器19的控制信号被使用。因此，使用加法器35的输出处的信号的高加权位的一部分，通过数字相位探测器26、30所提供的信号的连续积分实现了滤波。图5示出由串联的四个2位累加器81、82、83、84的级联形成的这样的加法器35的示例性实施方式。图6示出可在图5的加法器中使用的2位累加器的示例性实施方式。这样的2位累加器由具有三个输入的两个与/或门IOI、102以及两个异或门103、104组成。三个D触发电路105、106、107组成输出寄存器。在加法器35中，四个2位累加器8K82、83、84根据管道结构被装配，该管道结构包括三个同步D触发电路85、86、87和由三个D触发电路88、89、90、由第一2位累加器81的输出触发电路105、106、由第二2位累加器82的输出触发电路105以及由最后一个2位累加器84的输出触发电路105、106形成的输出寄存器。8位加法器能够在输出发送在8位b0、bl、b2、b3、b4、b5、b6、b7上累加的信号。在所述实例中，只有高加权位b3、b4、b5、b6、b7被发送到注入锁定振荡器19。当然，在本发明的范围内可使用具有相同功能的8位加法器的任何其它已知的结构。应注意，根据本发明的设备的锁相环25具有在接收到的信号的相位噪声级的自适应特性，因为当相位噪声的标准偏差增加时，该锁相环的增益减小，这实际上引起滤波器的总通带减小。一方面由判决变换器30且另一方面由加法器35的输出处的低加权位的抑制所实现的双重数字滤波允许省去模拟环形滤波器的使用。在根据本发明的设备中，就涉及振荡器19的本征频率fos而言不需要任何外部手工调节。此外，无论接收到的信号如何，锁相环25都能够确保振荡器19所提供的接收时钟信号H总是与接收到的信号同相。在这些条件下，在根据本发明的设备中，由于电路的不同分支中的传播延迟引起的相移都是已知和恒定的，且因此可由置于分支节点11和采样电路15的每个输入17、18之间的一个(或多个)相移电路37补偿。采样电路15在接收到的信号的每个数据位的周期的中央区域中对接收到的信号实现采样实际上很重要，其中相应的电压值最稳定且其中噪声容限最大，以便避免在每个的周期的开始和结束处实现采样，其中信号电压在建立过超由専至il站故f佑絲h诚夷^力"扭劲"V沐诵蛍^至il;械的诧iKr至il的信号中，在考虑到相移(抖动)时每个位表现为"眼睛"(oeil)形式。采样应在眼睛的中心产生。然而，在根据本发明的设备中，接收到的位的时钟位频率fsr和振荡器19的振荡频率fos之间的差为零，且全部滞后可由电路的其它部件引起，以及在电路的不同分支中的全部传播延迟被控制和己知，确定在接收到的信号中包含的数据和振荡器19所发送的接收时钟信号之间的结构性和恒定的差分相位滞后是可能的。该差分滞后由相移电路37补偿。在根据本发明的设备中可在任何适当的地方只提供一个相移电路37。在变化形式中，两个分支12、14之间的相移可通过在每个分支的多个地方分布的多个相移电路37获得。在后面的情况下，由每个相移电路37引起的相移的累加等于应在两个分支12、14之间实现的总相移。在图1中以不同的虚线示出可能设置相移电路37的可能的地方。因此，可在分支节点11和采样电路15的信号输入17之间设置相移电路37a;在振荡器19的输出29和采样电路15的时钟输入18之间设置相移电路37b;在分支节点11和给振荡器19提供信号的脉冲发生器20的输入21之间设置相移电路37c;在脉冲发生器20的输出22和振荡器19的输入23之间设置相移电路37d;在分支节点11和超前-滞后探测器26的第二输入28之间设置相移电路37e;在振荡器19的输出29和超前-滞后探测器26的第一输入27之间设置相移电路37f。每个相移电路37可由一条简单的延迟线形成。一旦振荡器19处于锁定模式中，根据本发明的设备的结构就内在地对瞬时事件例如起因于电离粒子的信号的状态变化较不敏感。事实上，振荡器与接收到的信号的计时的同步允许掩蔽外部源的扰动。图8示出可在根据本发明的设备中使用的计数电路的第二实施方式。第二实施方式在以下方面不同于前面的实施方式判决变换器30和加法器电路35由唯一的计数器/倒计数器电路部件55代替，计数器/倒计数器电路部件55具有8位输出57并在输入直接接收相位探测器26所发送的相位状态信号，也就是说，在其计数输入56a(UP)上的相位超前信号E连接到24超前-滞后探测器26的第一输出33a，而在其倒计数输入56b(DOWN)上的相位延迟信号L连接到超前-滞后探测器26的第二输出33b。计数器/倒计数器55由接收时钟信号计时。它被选择成使得当其输入56a和56b上呈现的值无效时，其输出(OUT)57的值保持未更改。唯一的滤波水平由下列事实得到如在前面的第一实施方式中的，只有计数器/倒计数器55所发送的输出信号的高加权位的一部分(b3、b4、b5、b6、b7)用于形成振荡器19的控制输入。图9所示的第三实施方式通过下列事实不同于第一实施方式加法器电路35由两级加法器91、92代替，第一低级加法器91在其输出处提供计数/倒计数信号的低加权位，即，在所示实例中的4个低加权位b0、bl、b2、b3，第二高级加法器92在其输出处提供计数/倒计数信号的高加权位，艮P，在所示实例中的5个高加权位b4、b5、b6、b7、b8。第一级加法器91包括加法器电路93，加法器电路93包括两个4位并行数字输入以在4位数字输出上提供两个输入的和。该加法器电路93的第一输入通过判决变换器30由超前-滞后探测器26的输出33a、33b从相位状态信号E、L提供信号。发送经滤波的相位状态信号al的判决变换器30的输出31b连接到加法器93的三个输入。如果E=l，则判决变换器30向加法器电路93的输入发送信号0001(相应于相对值+l)。如果L-1，则判决变换器30向加法器电路93的输入发送信号1111(相应于相对值-l)。加法器电路93的输出连接到乘法器98的输入，乘法器98也在其输入处接收储存在4位寄存器97中的值。该值优选地为中值，S卩，该中值是这样一个值:从该中值开始，应对在一个方向上或另一方向上的相同数量的变化(不一定是直接连续的)计数以便触发振荡器19的控制输入值的更改，也就是说，第二级加法器92的输出处的信号。在所示实例中，寄存器97包括值0111，以便控制信号将仅从在相同方向上探测到7或8个不平衡状态(或根据寄存器97中包含的值，为另一数量)开始被更改。乘法器98的输出是发送到由接收时钟信号H计时的寄存器95的4位并行输出。该寄存器95提供了低加权输出位b0、bl、b2、b3，这些位通过回送被发送到加法器电路93的第二输入。第二级加法器92包括由进位数计算电路100提供的5位加法器电路94，;4UtV救;+曾由H夂inn彪、加"Ff十n古v输-Lk的iB估(^1、；实n+年零)hO、bl、b2、b3。进位数计算电路100能够使用相对于第一级加法器91的低加权输出bO、bl、b2、b3组成5个高加权位的数字并行信号来给加法器电路94的5位输入提供信号。为了完成此，低加权输出信号bO、bl、b2、b3被发送到进位数计算电路100的两个门105、106的输入。当所有位b0、bl、b2、b3等于0时，与门105的输出等于1。当位b0、bl、b2、b3中的至少一个等于1时，它等于0。门105的输出连接到与门110的输入，与门110的输出应用于第二级92的加法器电路94的两个输入之一的四个高加权位c2、c3、c4、c5。当所有位b0、bl、b2、b3等于1时，门106的输出等于1。当位b0、bl、b2、b3中的至少一个等于0时，它等于0。门106的输出连接到与门113的输入，与门113的输出连接到或门112的输入，或门112的输出形成第二级92的加法器电路94的同一输入的低加权位cl。另外，门110的输出连接到或门112的第二输入。当位b0、bl、b2、b3都等于0时，门105的输出等于1，且如果门110允许，这同样适用于加法器电路94的输入的高加权位c2、c3、c4、c5，以及门112的一个输入。因此，门112的输出等于1，且这同样适用于加法器电路94的输入的低加权位cl。因此，在这种情况下，第二级的电路94的输入c2、c3、c4、c5等于11111，相应于控制寄存器96的单位的减少的相对值-1。同样，当位b0、bl、b2、b3都等于l时，门106的输出等于1，且如果门113允许，这同样适用于加法器电路94的输入的低加权位cl。同时，门105的输出等于0，且这同样适用于加法器电路94的输入的高加权位c2、c3、c4、c5。因此，在这种情况下，第二级的加法器电路94的输入c2、c3、c4、c5等于00001，相应于控制寄存器96的单位的增加的相对值+l。只要位b0、bl、b2、b3之一等于0且位b0、bl、b2、b3之一等于l，也就是说，当第一级加法器91的低加权输出具有不相应于极值之一的值时，两个门105、106的输出就都等于0，以便第二级的加法器电路94的输入c2、c3、c4、c5等于00000，使得寄存器96的值不被更改。因此，一达到低加权输出信号bO、bl、b2、b3的一个极值，一方面寄存器96的内容增加或减少，因为门105或106允许在加法器94的输入c2、26c3、c4、c5之前传播相对值十l或-1，另一方面，加法器电路94的输入的低加权位cl等于1，该值+1或-1激活乘法器98的控制信号，这迫使用包含在寄存器97中的值再装载寄存器95。因此，我们保证7或8个状态相移必须从寄存器97中记录的中值开始在相同方向上出现，以便在输出36a上发送的控制信号被有效地更改。加法器电路94具有储存在由接收时钟信号H计时的寄存器96中的5位输出b4、b5、b6、b7、b8，该寄存器的输出组成给数字振荡器19的控制输入24提供信号的输出36a。寄存器96的输出也通过回送被提供到加法器电路94的第二输入。另外，如果动态系统需要，进位数计算电路100也允许在高加权输出36a上的信号的值达到极值时避免该信号的不适时的变化。为了完成此，进位数计算电路100包括接收输出36a的高加权位b4、b5、b6、b7、b8的值的两个门107、108，且进位数计算电路100适合于当位b4、b5、b6、b7、b8上的信号等于11111时阻止单位的增加，而当位b4、b5、b6、b7、b8上的信号等于00000时阻止单位的减少。该功能由在输入分别接收门107、108的输出的门IIO、113获得。当位b4、b5、b6、b7、b8采取最大值11111时，门108的输出等于0，以便门113的输出被迫为O;另外门105的输出等于0，加法器电路94的输入c2、c3、c4、c5保持等于0，阻止寄存器96的单位的增加。同样，当位b4、b5、b6、b7、b8采取最小值00000时，门107的输出等于0，以便门110的输出被迫为0，如同加法器电路94的输入的高加权位c2、c3、c4、c5—样，另外加法器电路的输入cl等于O，阻止寄存器96的单位的减少。图10示出第四实施方式，其在功能上与图9的实施方式类似但通过用计数器/倒计数器116、117代替加法器93、94来实现。第一计数器116分别在其计数输入UP和倒计数输入DOWN上接收相位状态信号E和L。它具有接收在寄存器97中记录的中值的4位输入IN。其输出OUT提供低加权输出信号b0、bl、b2、b3。它也具有分别高进位数输出(+UP)113a和低进位数输出(+DOWN)113b，以及用于再装载其输入IN的控制输入114。当计数输入增加一个单位且输出OUT在其最大值llll时，高进位数输出113a是有效的。同样，当倒计数输入增加一个单位且输出OUT在其最小值0000Ch+乂al^Hf.AV胁左^r山艮右激lV^，Ik^^L'U^从寸日U山1丄JUfhio高进位数输出113a和低进位数输出113b分别给第二计数器/倒计数器117的计数输入UP和倒计数输入DOWN提供信号。此外，门115探测这两个高进位数输出113a和低进位数输出113b的有效状态，并且当高进位数输出113a和低进位数输出113b之一是有效的时强制第一计数器116的输入IN的再装载。这样，当低加权输出b0、bl、b2、b3—超过这些极值之一时，第一计数器116就在寄存器97中包含的中值处重新开始。因此仍然确保必须确定从低加权输出bO、bl、b2、b3的极值之一开始的至少8或9(或根据寄存器97中包含的值，为其它数量)个连续状态的相移，以更改高加权输出36a的值。第二计数器/倒计数器117具有形成高加权输出36a的5位并行输出，高加权输出36a给振荡器19的控制输入24提供信号。如在前面的实施方式中的，提供了门107、108，其接收输出36a的高加权位b4、b5、b6、b7、b8的值并适合于当位b4、b5、b6、b7、b8上的信号等于11111时阻止增加一个单位以及当位b4、b5、b6、b7、b8上的信号等于00000时阻止减少一个单位。在根据本发明的设备中，注入锁定振荡器适合于使得数字控制信号的增加根据预定的步长值Af引起振荡器的本征频率的更改。为了从累加器电路的并行输出形成控制信号总线而保留的位的数量的选择以及调节步长Af的选择取决于锁相环25所需要的动态。例如，对于大约为10GHz的注入锁定振荡器19的本征频率，以小于l。/。且尤其大约0.3。/。的步长Af，数字控制信号的每一个单位的增加引起该本征频率的大约30MHz的变化。另外，在同一实例中，如在所述实例中的，如果振荡器19的控制信号包括5位，则该信号允许实现32次增加，且因此提供注入锁定振荡器19的本征频率fos的大约100/0，g口，大约lGHz的调节范围。实例在电路ASIC的形式下以SRMicroelectronics的0.13|xmCMOS技术实现了根据本发明的第一实施方式的设备的原型。封装在壳体中的该原型被转移到特氟纶玻璃印刷电路上，这允许使成功地传递完全的电特征的该结构的全部功能有效。本发明可为相对于在附图中示出并在上文描述的示例性实施方式的非常多的实施方式的变形的目标。特别是，设备的不同部件(超前-滞后探测器、判决变换器、计数电路、振荡器、脉冲发生器等)可由本身己知的且提供相同功能的其它电路结构实现。例如，电路100、107、108可为除了作为实例给出的并具有相同的技术功能的实现方法以外的实现方法(具有其它类型的逻辑门或逻辑门的其它组合)的目标。权利要求1、一种从称为接收到的信号的基带串行信号提取时钟的设备，所述基带串行信号表示数字数据并使用具有时钟位频率fsr的时钟信号编码，所述设备包括-接收从所述接收到的信号产生的且以时钟位频率fsr计时的信号并在至少一个时钟输出(29)上发送称为接收时钟信号的时钟信号的电路(19)，所述接收时钟信号至少与所述接收到的信号的时钟位频率基本上同步和同相，-锁相环(25)，其包括-第一输入(27)，其连接到发送接收时钟信号的所述电路(19)的时钟输出(29)，-第二输入(28)，其由从所述接收到的信号所产生的信号提供信号，-数字相位探测器(26)，其包括连接到第一输入(27)和第二输入(28)并在至少一个输出(33a，33b)上发送称为相位状态信号的至少一个数字信号的超前-滞后探测器，所述相位状态信号表示所述接收时钟信号和所述接收到的信号之间的相移和所述相移的方向，-输出(36a)，其发送称为控制信号的信号，连接到发送接收时钟信号的所述电路(19)的称为控制输入的输入(24)，所述控制输入适合于使得所述接收时钟信号的频率的值依赖于在所述控制输入上接收的控制信号的值，-称为计数电路(30，35，55，91，92，116，117)的电路，其具有连接到所述数字相位探测器(26)的所述输出(33a，33b)的输入，所述计数电路适合于关于当时由所述相位探测器(26)发送的数字信号的相对值的变化通过数字计数/倒计数实现至少一种滤波，并发送以数字形式的控制信号，所述控制信号的值是所述滤波的结果的函数，所述控制信号的所述值适合于将所述接收时钟信号的频率值设定为等于所述接收时钟信号的时钟位频率fsr的以这种形式被滤波的值，其中-发送接收时钟信号的所述电路(19)是数字控制的注入锁定振荡器(19)，所述注入锁定振荡器(19)包括数字控制输入(24)，适合于接收由所述锁相环(25)发送的以数字形式的控制信号，且使得所述振荡器(19)的本征频率fos的值依赖于在所述控制输入(24)上接收到的控制信号的值，-所述锁相环(25)包括电路(30)，所述电路(30)具有相应地连接到超前-滞后探测器(26)的输出的至少一个输入(32a，32b)并在至少一个输出(31a，31b)上发送称为经滤波的相位状态信号的数字信号，该数字信号具有-在所述输入处接收到相应于所述接收到的信号的N个连续数据位的预定数量大于1的N个连续相同的输入值之后具有第一相对值，所述超前-滞后探测器(26)对所述接收到的信号探测到在相同方向上的相移，-在所述输入处接收到相应于所述接收到的信号的N个连续数据位的N个连续相同的输入值之后具有第二相对值，所述超前-滞后探测器(26)对所述接收到的信号探测到在另一方向上的相移，-在其它情况下具有第三相对值，以便对于在所述接收时钟信号的边沿和所述接收到的信号的相应数据位之间的所述接收到的信号的N个连续数据位，所述经滤波的相位状态信号的相对值表示在相同方向上的相移的存在和所述相移的方向。2、如权利要求l所述的设备，其中，所述超前-滞后探测器(26)适合于在第一输出(33a)上发送表示在所述接收时钟信号和所述接收到的信号之间的相位超前的存在的数字信号(E)，并在第二输出(33b)上发送表示在所述接收时钟信号和所述接收到的信号之间的相位滞后的存在的数字信号(L)。3、如权利要求1或2中的一项所述的设备，其中，所述超前-滞后探测器(26)适合于在所述接收时钟信号的上升沿和下降沿上对接收到的信号TT71.、/-4、如权利要求1到3中的一项所述的设备，其中，所述超前-滞后探测器(26)适合于实现双采样，一个采样与所述接收时钟信号的边沿同相，另一采样与所述接收时钟信号的边沿正交，以便确定所述接收到的信号的中间状态。5、如权利要求1到4中的一项所述的设备，其中，发送所述经滤波的相位状态信号的所述电路(30)是判决变换器(30)。6、如权利要求1到5中的一项所述的设备，其中，所述计数电路包括称为累加器电路(35，55，91，92，116，117)的至少一个电路，所述累加器电路包括接收从所述超前-滞后探测器(26)所发送的每个相位状态信号产生的数字信号的至少一个输入(32a，32b)，所述累加器电路适合于发送称为计数/倒计数信号的数字信号，所述计数/倒计数信号的相对值表示在累加器电路的输入(32a，32b)上存在的多个相对值的累加的接收。7、如权利要求6所述的设备，其中，所述计数电路连续地包括判决变换器(30)和累加器电路(35，91，92)，所述累加器电路适合于累加所述判决变换器(30)所发送的经滤波的相位状态信号的相对值。8、如权利要求7所述的设备，其中，所述累加器电路具有并行输出(36)，并适合于在所述并行输出(36)上发送并行数字计数/倒计数信号，且所述注入锁定振荡器(19)包括并行数字控制输入，所述并行数字控制输入包括低于所述累加器电路的并行数字输出(36)的位的多个位，所述累加器电路的并行数字输出(36)的高加权位的仅一部分(36a)连接到所述注入锁定振荡器(19)的并行数字控制输入(24)的位，以便所述计数电路所发送的所述控制信号由所述计数/倒计数信号的高加权位的所述部分(36a)形成。9、如权利要求8所述的设备，其中，所述注入锁定振荡器(19)的并行数字输入包括5位，只有所述累加器电路的所述并行数字输出(36)的5个高加权位连接到所述注入锁定振荡器的并行数字控制输入的5位。10、如权利要求1到9中的一项所述的设备，其中，所述注入锁定振荡器(19)的数字控制输入连接到包括多个开关(45a，45b，45c，45d，45e)的电路，每个开关与集成到所述振荡器(19)的电路中的至少一个电容器串联连接，以便更改其本征频率。11、如权利要求7或10所述的设备，其中，所述数字控制输入的每个位连接到所述开关之一。12、如权利要求l到ll中的一项所述的设备，其中，所述时钟提取电路还包括称为同步脉冲发生器(20)的电路，所述同步脉冲发生器在所述接收到的信号的边沿的频率处产生电流脉冲信号，并适应所述注入锁定振荡器(19)的操作，所述同步脉冲发生器(20)适合于在唯一地连接到所述注入锁定振荡器(19)的电流输入(23)的单一输出(22)上发送所述电流脉冲信号。13、如权利要求1到12中的一项所述的设备，其中，对于时钟提取和数字数据提取，还包括使用所述接收时钟信号对所述接收到的信号采样的电路(15)，所述采样电路(15)具有称为信号输入(17)的连接到接收输入的第一输入以及称为时钟输入(18)的连接到所述注入锁定振荡器的时钟输出(29)的第二输入，所述采样电路(19)适合于在至少一个数据输出(16)上发送由所述接收到的信号传输的数字数据，所述设备包括至少一个相移电路(37a，37b，37c，37d，37e，37f)，所述相移电路适合于在所述信号输入(17)和所述采样电路(15)的所述时钟输入(18)之间引入恒定相差，从每个相移电路产生的这两个输入(17，18)之间的总相差适合于保证所述信号输入(17)处的信号和所述时钟输入(18)处的信号的相位对齐。14、如权利要求13所述的设备，其中，所述采样电路(15)由简单的D触发路组成。15、如权利要求1到14中的一项所述的设备，其中，所述设备没有任何外部调节装置。16、如权利要求1到15中的一项所述的设备，其中，所述设备根据差分结构实现。17、如权利要求1到16中的一项所述的设备，其中，所述设备以合并至少一个所述注入锁定振荡器(19)的至少一个集成电路的形式实现。18、如权利要求1到17中的一项所述的设备，其中，所述设备适合于能够以高于500MHz的时钟位频率fsr运行。全文摘要本发明涉及从基带串行信号提取时钟信号的设备，该设备包括注入锁定振荡器(19)以及包括数字相位探测器(26)的锁相环(25)。振荡器(19)包括用于控制其本征频率的值的数字输入(24)，而锁相环(25)包括计数电路(30，35)，计数电路(30，35)累加数字相位探测器(26)所发送的数字信号的相对值并为振荡器(19)发送以数字形式的控制信号。文档编号H04L7/027GK101675621SQ200880014213公开日2010年3月17日申请日期2008年4月4日优先权日2007年4月6日发明者C·内沃,J-B·贝格雷,M·皮尼奥尔,O·马祖弗雷,Y·德瓦尔申请人:法国国家太空研究中心