专利名称：：高速多链路环网系统的硬件结构的制作方法
技术领域：
：本发明涉及仪器系统内的数据传输，具体是应用于高速仪器的一种能可靠、快速传输数据的高速多链路环网系统的硬件结构。
背景技术：
：仪器系统内部需要传输大量数据。现有仪器系统主要以并行总线实现系统内的通讯和数据传输，但随着仪器系统内部所需传输数据量的不断增加，并行总线数据传输结构正面临着挑战，成为制约数据传输速度、可靠性等系统性能的主要瓶颈。如何可靠快速地传输数据，使系统稳定可靠地运行，成为仪器系统内部的新问题。
发明内容本发明为了解决仪器系统内现有并行总线数据传输结构因所需传输数据量的不断增加，而导致系统性能(如速度、可靠性)受制约的问题，提供了应用于高速仪器的一种高速多链路环网系统的硬件结构。本发明是采用如下技术方案实现的高速多链路环网系统的硬件结构，包括采用接触型插槽结构的环网总线(即呈首尾相接的闭合环型总线)、以及插于环网总线的总线插槽(即扩展槽)的上设有功能模块电路的功能模块插板(即扩展卡)，还包括至少一路包含与总线插槽等数量的高速2x2模拟交叉开关的通信链路、以及控制通信链路中各开关工作模式的控制模块，通信链路的开关依次置于环网总线的相邻总线插槽之间，通信链路中开关的输入端IN0与前一开关的输出端OUT0相连，输出端OUT0与后一开关的输入端INO相连，开关的输入端IN1与前一总线插槽的信号输出引脚相连，输出端OUTl与后一总线插槽的信号输入引脚相连；所述控制模块包括输入端与各总线插槽控制信号输出引脚相连的可编程门阵列FPGA、与可编程门阵列FPGA输出端连接的开关管理电路，通信链路中各开关的片选端与开关管理电路的输出端连接；所述环网总线包含与各总线插槽引脚相连的用以判断总线插槽内是否插有功能模块插板的状态信号总线；功能模块插板上设有并行1/0端口与功能模块电路并行I/O端口连接的低压差分信号收发器，低压差分信号收发器的串行1/0端口与插板上同总线插槽信号输入/输出引脚对应的信号输入/输出"金手指"相连。当环网系统仅设置一路通信链路时，环网系统的主控卡(对环网系统数据通信起主控制功能的功能模块插板)首先通过状态信号总线对环网系统的其它扩展槽(即总线插槽)上有无扩展卡进行自动识别，根据扩展槽上的状况(即有无插设扩展卡)、以及主控卡与其它扩展卡之间一对一或一对多通信关系的建立需要，通过FPGA控制开关管理电路，控制通信链路上高速2x2模拟交叉开关使能端的电平，改变开关的工作模式(即改变开关的连通路径)，使主控卡与插于扩展槽上的扩展卡之间形成闭合通信环路，主控卡通过该闭合通信环路与在该闭合通信环路上的扩展卡进行一对一或一对多通信；当环网系统设置有多路通信链路时，主控卡通过其中一通信链路(该通信链路以下称为主链路)与各扩展卡进行通信，当部分扩展卡之间有独立于主控卡的通信需要时，请求主控卡授予该部分扩展卡的发送、接受权限，主控卡在授予该部分扩展卡的发送、接收权限后，通过FPGA控制开关管理电路，控制主链路外其它通信链路(以下称为副链路)的高速2x2模拟交叉开关使能端的电平，改变副链路开关的工作模式，使环网系统的副链路上形成独立于主链路上闭合通信环路的闭合通信环路，确保当主控卡与部分扩展卡使用主链路进行通信时，其余部分扩展卡之间也可使用副链路同时进行高速通信，通信完成后，主控卡收回授予该部分扩展卡的发送、接收权限。其中，环网系统中可构建的闭合通信环路个数与环网系统中设置的通信链路路数相等。所述实现上述功能的开关管理电路主要由编码器和译码器组成，对于本
技术领域：
的技术人员来说是常规性开关阵列控制电路，且电路结构变形很多，因此未在说明书中进行描述。同时，功能模块插板上设置的低压差分信号收发器，将功能模块电路向环网总线输入的多路并行信号转换成高速串行低压差分信号，环网总线向功能模块电路输出的高速串行低压差分信号转换成多路并行信号，即"数据"信号(包括指令、数据、控制命令等等)在环网总线各功能模块插板之间以低压差分信号LVDS串行传输方式传输；其中，所述低压差分信号LVDS串行传输技术是一种新兴的点对点串行通信技术，该串行传输技术以其较少的信号连线、高带宽等优点正在取代传统并行总线而成为高速数据传输技术的主流，该串行传输技术不但可以充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，大大降低通信成本。而且增强了信号在总线传输时的抗噪声、抗干扰能力，能以时钟和数据恢复技术解决了限制数据传输速率的信号时钟参差问题，大大提高了数据传输的数据率，在高速传输中有着愈来愈广泛的应用。与现有技术相比，本发明应用高速2X2模拟交叉开关构建通信链路，并将环网总线与多路通信链路结合，通过可编程门阵列FPGA、开关管理电路对多路通信链路的高速2X2模拟交叉开关进行控制，可使多路通信链路与环网总线形成多个相对独立的闭合通信环路，实现各扩展卡之间独立于主控卡进行通信的目的；同时应用在高速通信传输领域中极具优势的低压差分信号LVDS串行传输技术，实现高速仪器系统中低成本高性能的数据传输结构，具备硬件结构设计简单、传输速率高、通信效率高、可靠性高、工作方式灵活、易于扩展、节省硬件资源的特点。经验证，本发明所述环网系统中的每路通信链路的通信速率最高可达264Mbyte/s。图1为本发明所述高速多链路环网系统的硬件结构的结构示意图；图2为通信链路中高速2X2模拟交叉开关的一种工作模式图；图3为通信链路中高速2X2模拟交叉开关的另一种工作模式图；图4为通信链路中高速2X2模拟交叉开关的第三种工作模式图；图5为通信链路中高速2X2模拟交叉开关的第四种工作模式图；图6为本发明采用双链路时仅以主链路进行通信的具体通信方式图；图7为本发明采用双链路时同时以主、副链路进行通信的具体通信方式图；图2-图5中省略了开关的使能端引脚；图2-图7中虚线表示无效路径，实线表示有效路径。具体实施例方式如图1所示，高速多链路环网系统的硬件结构，包括采用接触型插槽结构的环网总线、以及插于环网总线的总线插槽的上设有功能模块电路的功能模块插板，还包括至少一路包含与总线插槽等数量的高速2x2模拟交叉开关的通信链路、以及控制通信链路中各开关工作模式的控制模块，通信链路的开关依次置于环网总线的相邻总线插槽之间，通信链路中开关的输入端IN0与前一开关的输出端OUT0相连，输出端OUT0与后一开关的输入端IN0相连，开关的输入端IN1与前一总线插槽的信号输出引脚相连，输出端OUT1与后一总线插槽的信号输入引脚相连；所述控制模块包括输入端与各总线插槽控制信号输出引脚相连的可编程门阵列FPGA、与可编程门阵列FPGA输出端连接的开关管理电路，通信链路中各开关的片选端与开关管理电路的输出端连接；所述环网总线包含与各总线插槽引脚相连的用以判断总线插槽内是否插有功能模块插板的状态信号总线；功能模块插板上设有并行I/O端口与功能模块电路并行1/0端口连接的低压差分信号收发器，低压差分信号收发器的串行1/0端口与插板上同总线插槽信号输入/输出引脚对应的信号输入/输出"金手指"相连。其中，所述高速2X2模拟交叉开关采用型号为SCAN90CP02的高速2X2模拟交叉开关；所述低压差分信号收发器采用型号为DS92LV18的18位LVDS总线串行/解串器。构建本发明所述环网系统的具体实施方式为，以固定位置的总线插槽作为插设主控卡的总线插槽，即仅该总线插槽设有与可编程门阵列FPGA输入端相连的引脚，主控卡只能插设在该总线插槽；其余各扩展卡的插设位置可以任意改变，增强了整个环网系统的可维护性和可扩展性；本发明以双链路为例如图6所示，主控卡通过控制模块控制主链路的高速2x2模拟交叉开关工作于图3所示的工作模式下，经由主链路与其它扩展卡进行高速通信；如图7所示，如在某一时刻某几块扩展卡之间有通信需求，以扩展卡i和扩展卡i+l为例，主控卡分别授予扩展卡i发送权限和扩展卡i+l接收权限，然后主控卡通过可编程门阵列FPGA控制开关管理电路，对各开关工作模式进行选通，扩展卡i与扩展卡i+l经由副链路形成闭合通信环路，主控卡与其余各扩展卡经由主链路形成闭合通信环路，两环路可同时进行高速通信。当扩展卡i与扩展卡i+l通信结束后，其工作状态发生改变并通知主控卡。在主链路通信闲时，主控卡收回总线控制权，副链路挂起，扩展卡i与扩展卡i+l加入到主链路中。本发明所述高速2X2模拟交叉开关的工作模式如图2-5所示，高速2X2模拟交叉开关的工作模式如下表所示表l<table>tableseeoriginaldocumentpage8</column></row><table>权利要求1、一种高速多链路环网系统的硬件结构，包括采用接触型插槽结构的环网总线、以及插于环网总线的总线插槽的上设有功能模块电路的功能模块插板，其特征在于还包括至少一路包含与总线插槽等数量的高速2×2模拟交叉开关的通信链路、以及控制通信链路中各开关工作模式的控制模块，通信链路的开关依次置于环网总线的相邻总线插槽之间，通信链路中开关的输入端IN0与前一开关的输出端OUT0相连，输出端OUT0与后一开关的输入端IN0相连，开关的输入端IN1与前一总线插槽的信号输出引脚相连，输出端OUT1与后一总线插槽的信号输入引脚相连；所述控制模块包括输入端与各总线插槽控制信号输出引脚相连的可编程门阵列FPGA、与可编程门阵列FPGA输出端连接的开关管理电路，通信链路中各开关的片选端与开关管理电路的输出端连接；所述环网总线包含与各总线插槽引脚相连的用以判断总线插槽内是否插有功能模块插板的状态信号总线；功能模块插板上设有并行I/O端口与功能模块电路并行I/O端口连接的低压差分信号收发器，低压差分信号收发器的串行I/O端口与插板上同总线插槽信号输入/输出引脚对应的信号输入/输出“金手指”相连。全文摘要本发明涉及仪器系统内的数据传输，具体是高速多链路环网系统的硬件结构。解决了现有仪器系统内并行总线数据传输结构制约仪器系统性能的问题，包括环网总线、插于环网总线的总线插槽的上设有功能模块电路的功能模块插板、至少一路包含与总线插槽等数量的高速2×2模拟交叉开关的通信链路、包含可编程门阵列FPGA和开关管理电路的控制模块，通信链路的开关依次置于环网总线的相邻总线插槽之间；各开关的片选端与开关管理电路的输出端连接；环网总线包含状态信号总线；功能模块插板上设有与功能模块电路连接的低压差分信号收发器。本发明具备硬件结构设计简单、传输速率高、通信效率高、可靠性高、工作方式灵活、易于扩展、节省硬件资源的特点。文档编号H04L25/02GK101505257SQ20091007393公开日2009年8月12日申请日期2009年3月14日优先权日2009年3月14日发明者任勇峰,卓侯,单彦虎,张文栋,李圣昆,牛玉源,甄国涌,赵慧芳,郑永秋,金银姬申请人:中北大学