专利名称：一种构建时分复用交换网络的方法及装置的制作方法
技术领域：
本发明涉及通信领域，特别涉及种构建时分复用交换网络的方法及装置。
背景技术：
在通信领域中，时分复用(Time Division Multiplexing,TDM)交换网络的构建方 法，尤其是高密度大容量T匿交换网络的构建方法是十分复杂的。而在现有TOM交换芯片 基础上采用矩阵方式构建更大容量TDM交换网络，是TDM交换网络设计中常采用的方法。
随着单芯片容量的增加，芯片的引脚数量成倍增加，当采用矩阵方式构建更大容 量TOM交换网络时，交换网络各芯片间的互连线会急剧增加。大量的连线会给印刷电路板 (PCB)的设计带来很大的困难，因为为了能够布通线路，必须增加芯片间的间距，而这一操 作又与系统的高密度要求相矛盾；另一方面，大量的连线还会增加系统中可能出现问题的 故障点，从而大大降低系统运行的可靠性。 参阅图1所示，65， 536x65， 536 (即64K时隙)无阻塞交换网络框图中，串行数据 速率为32， 768Mbps (32M_HW，下同)，TDM交换网络共有128条串行数据输入引脚32M_HW_ IN〈127. . 0>和128条串行数据输出引脚32M_HW_0UT〈127. . 0>。 参阅图2所示，以采用IDT72V73273芯片实现2 X 2矩阵方式，从而构建如图1所示 的无阻塞交换网络为例。IDT72V73273芯片，单芯片可提供32， 768x32， 768 (即32K时隙) 无阻塞交换，每个芯片具有64条串行数据输入引脚RX〈63. . 0>和64条串行数据输出引脚 TX〈63..0>。两个IDT72V73273芯片的输出串行数据引脚以高阻方式复接在一起，参阅图3 所示，以0#芯片和2#芯片为例，0#芯片和2#芯片各自的TX〈63. . 0>输出引脚以以高阻方 式复接在一起。 交换网络工作时，从串行数据输出引脚看进去，与这条输出引脚相连的两个芯片 为相互"关联"的芯片。例如，图2中对于32M_HW_0UT〈63. 0>输出引脚来说，0#芯片禾口 2# 芯片为关联芯片；对于32M_HW_0UT〈127. . 64>输出引脚来说，1#芯片和3#芯片为关联芯 片。 从上述内容可以看出，除了图1中所示的128条串行数据输入引脚32MJW— IN〈127. . 0>和128条串行数据输出引脚32M_HW_0UT〈127. . 0>之外，在以2X2矩阵方式构 建的65， 536x65， 536 (即4K时隙)无阻塞交换网络中，需要另外64x4共256条连线才能实 现设定的功能。 现有技术下，基于现场可编程门阵列(Field-Programmable Gate Array,FPGA)芯 片实现无阻塞时隙交换，单芯片可提供65， 536x65， 536 (即64K时隙)无阻塞交换，以2X2 矩阵方式构建131， 072x131， 072 (即128K时隙)无阻塞交换网络时，交换容量的增加会导 致所需连线数量大量增加，即需要另外128x4共512条连线才能实现设定的功能，这可能会 对系统运行的可靠性造成致命性的降低。
发明内容
本发明实施例提供一种构建时分复用交换网络的方法及装置，用以降低针对时分
复用交换网络设计的PCB线路的复杂度。 本发明实施例采用的具体技术方案如下 —种构建时分复用交换网络的方法，采用若干现场可编程门阵列FPGA芯片组建 时分复用T匿交换网络，所述FPGA芯片包括若干串化器/解串器SerDes接口 ，各FPGA芯 片通过SerDes接口建立的SerDes链路实现彼此间的互联。
—种时分复用交换网络，包括 若干现场可编程门阵列FPGA芯片，用于组建时分复用T匿交换网络，所述FPGA芯 片包括若干串化器/解串器SerDes接口 ，各FPGA芯片通过SerDes接口之间建立的SerDes 链路实现彼此间的互联。 —种用于上述时分复用交换网络中两个互通FPGA芯片之间的接续方法，包括
设置所述两个FPGA芯片的指定时隙为处理器模式，并输出接续码；
建立所述两个FPGA芯片中主交换芯片的接续。 —种用于上述时分复用交换网络中两个互通FPGA芯片之间的拆续方法，包括
设置所述两个FPGA芯片的指定时隙为处理器模式，并输出拆续码；
拆除所述两个FPGA芯片中主交换芯片的接续。 本发明实施例中，基于SerDes链路构建矩阵式TDM交换网络，有效地降低了针对 高密度大容量TDM交换网络所设计的PCB线路的复杂度，避免了芯片间大量连线对系统运 行的可靠性造成的致命性降低，从而大大提高了 PCB设计方案的质量，在提升T匿交换网络 密度的同时，也提高了系统运行的可靠性。
图1为现有技术下65， 536x65， 536无阻塞交换网络框图； 图2为现有技术下基于IDT72V73273芯片以2 X 2矩阵方式构建64K时隙无阻塞 交换网络的原理框图； 图3为现有技术下输出串行数据引脚以高阻方式复接原理框图； 图4为本发明实施例中实现131， 072x131， 072无阻塞交换网络的框图； 图5为本发明实施例中实现基于FPGA芯片以2X2矩阵方式构建128K时隙无阻
塞交换网络的原理框图； 图6为本发明实施例中0#芯片内部结构功能框图；
图7为本发明实施例中1#芯片内部结构功能框图。
具体实施例方式
为了克服现有技术下存在的采用多个芯片构建高密度大容量矩阵式T匿交换网 络时，芯片间连线太多而导致的芯片引脚资源紧张、PCB设计难度剧增、以及由此直接导 致的单板故障点增多、调试和生产效率低下、对系统运行的可靠性造成致命性的降低等 系列问题，本发明实施例中，提供一种基于串化器/解串器(Serializer-Deserializer， SerDes)链路构建矩阵式T匿交换网络的方法。
实际应用中，可以采用nXn矩阵方式布置若干现场可编程门阵列 (Field-Programmable Gate Array,FPGA)芯片，以形成TDM交换网络，其中，n为自然数，且 n > 2。本发明实施例中，仅以2 X 2矩阵为例进行介绍。 本发明实施例中，以FPGA单芯片具有65， 536x65， 536 (即64K时隙)无阻塞交换 为基础，使用4片FPGA芯片，采用2 X 2矩阵方式构建131， 072x131， 072 (即128K时隙)无 阻塞交换网络。其中，假设串行数据速率为32， 768Mbps ;128K时隙无阻塞交换网络各芯片 间互连采用2. 5G SerDes链路技术； 本发明实施例中，使用的FPGA芯片自带SerDes接口，最高支持数据速率为 3. 125Gbps，综合考虑SerDes接口性能和交换网络串行数据线数两方面的因素，较佳地， 2. 5G SerDes链路采用的数据速率为2621. 44Mbps，采用G8B10B协议编码，且每条2. 5G SerDes内部携带有64条32MJW的串行数据。 本发明实施例不限于只使用2. 5G SerDes链路进行交换网络各芯片间互连，采用 2.5G SerDes链路实现各芯片间互连只是本发明实施例中提供的一种较佳地实现方式。根 据所选SerDes接口性能以及交换网络容量和交换网络串行数据线数等因素，还可以采用 1.25G SerDes等其它数据速率，在此不再赘述。 另一方面，本发明实施例中，在采用2. 5G SerDes链路进行交换网络各芯片间互连 时，在输出级芯片中采用"AND"逻辑或者"OR"逻辑，以解决关联芯片的输出引脚的复用问 题；以及在对交换网络进行接续时和拆续时，应采取"二级接续"和"二级拆续"的工作方式 完成操作。 下面结合附图对基于SerDes链路构建矩阵式TOM交换网络的方法进行说明。
参阅图4所示，本发明实施例实现一个131，072xl31，072(即128K时隙)无阻塞
交换网络。 参阅图5所示，每个FPGA单芯片具有65， 536x65， 536 (即64K时隙)无阻塞交换 能力，要构建131， 072x131， 072 (即128K时隙)无阻塞交换网络，需要4片FPGA芯片，采用 2X2矩阵方式进行连接。 128K时隙无阻塞交换网络共有256条串行数据输入引脚32M_HW_IN〈255. . 0>，将 其分成两组各128条，其中前128条串行数据输入引脚32M_HW_IN〈127. . 0>输入至0#芯片， 后128条串行数据输入引脚32M_HW_IN〈255. . 128〉输入至2#芯片。128K时隙无阻塞交换 网络共有256条串行数据输出引脚32M_HW_0UT〈255. . 0〉，将其分成两组各128条，其中前 128条串行数据输出引脚32M_HW_0UT〈127. . 0>由1#芯片输出，后128条串行数据输出引脚 32M_HW_0UT〈255. . 128〉由3#芯片输出。 以2X2矩阵方式构建128K时隙无阻塞交换网络，交换网络各芯片间互连采用 2. 5G(2621. 44Mbps) SerDes链路技术，2. 5G SerDes链路采用G8B10B协议编码，每条SerDes 链路内部包含64条32MJW的串行数据，因此实现无阻塞交换网络时，交换网络各芯片间互 连需要8条2. 5G SerDes链路即可实现，如果采用现有技术，这将需要64x8共512条连线 才能实现相同的功能。 本发明实施例中，交换网络各芯片间互连采用2. 5G(2621. 44Mbps) SerDes链路技 术，每条速率为2. 5G的SerDes链路内部携带有64条32MJW的串行数据，并且没有针对某 时隙设置上述交换网络的工作模式为接续模式、处理器模式还是高阻模式，因此不能采用现有技术中的高阻方式将两个FPGA芯片的输出串行数据复接在一起的方法，而是在输出 级芯片(如，1#芯片和3#芯片)中加入了一个"AND"逻辑或者"OR"逻辑以实现输出串行 数据的复接。 基于上述原理，参阅图5所示，本发明实施例中，采用2 X 2矩阵方式形成的T匿交 换网络中，0#芯片与2#芯片用于接收输入信号，1#芯片与3#芯片用于发送输出信号，其 中，0#芯片内的第一输出SerDes接口与1#芯片内的第一输入SerDes接口相连接，0#芯片 内的第二输出SerDes接口与3#芯片内的第一输入SerDes接口相连接，2#芯片内的第一输 出SerDes接口与1#芯片内的第二输入SerDes接口相连接，2#芯片内的第二输出SerDes 接口与3#芯片内的第二 SerDes接口相连接。 下面对以2X2矩阵形式设置的TDM交换网络的连接方式作更进一步的说明。
参阅图6所示，2 X 2矩阵方式TDM交换网络中，0#芯片和2#芯片具有相同的内部 结构功能框图。参阅图7所示，2X2矩阵方式T匿交换网络中，1#芯片和3#芯片具有相同 的内部结构功能框图。结合图6和图7可以看到，通过"2. 5G SERDES链路0UTJ)"将0#芯 片中的"2.5G SERDES接口串化器OUTJ)"输出连接至lft芯片的"2.5G SERDES接口解串器 0UTJ)"输入，构成一条SerDes链路，实现了将0#芯片64K交换网络输出的前64条32MJW 输出32M_HW_0UT0〈63. . 0>连接至输出级1#芯片的"按位运算AND/0R"功能块的输入端。 同理，"2. 5G SERDES链路0UTj"实现了将0#芯片64K交换网络输出的后64条32MJW输 出32M_HW_0UT0〈127. . 64>连接至输出级1#芯片的"按位运算AND/0R"功能块的输入端。 因此从输出级1#芯片的"按位运算AND/OR"功能块的输入端，可以透明地看到0#芯片64K 交换网络输出的128条32MJW输出信号32M_HW_0UT0〈127. . 0>。 与此类似，通过"2. 5G SERDES链路INJ)"将0#芯片中的"2. 5G SERDES接口串化 器INJ)"输出连接至3#芯片的"2. 5G SERDES接口解串器INJ)"输入，构成一条SerDes链 路，实现了将0#芯片输入的总交换网络的64条32MJW输入信号32M_HW_IN〈63. . 0>连接 至输出级3#芯片的64K交换网络的输入端，参与总交换网络64条32MJW输入信号32M_ HW_IN〈63. . 0>到128条32MJW输出信号32M_HW_0UT〈255. . 127〉的无阻塞交换。同理， "2. 5GSERDES链路INj"实现了将0#芯片输入的总交换网络的64条32MJW输入信号32M_ HW_IN〈127. . 64>连接至输出级3#芯片的64K交换网络的输入端。因此从输出级3#芯片 的64K交换网络的输入端，可以透明地看到总交换网络的128条32MJW输入信号32M_HW_ IN〈127. . 0>。 与此类似，通过1#芯片与2#芯片之间的"2. 5G SERDES链路IN—2"和"2. 5GSERDES 链路IN—3"，在输出级1#芯片的64K交换网络的输入端可以透明地看到总交换网络的128 条32MJW输入信号32M_HW_IN〈255. . 128〉 。 1#芯片64K交换网络的输出信号32M_HW_ 0UT1〈127. . 0>连接至"按位运算AND/0R"功能块的输入端。通过"按位运算AND/0R"功能 块，实现0#芯片64K交换网络的输出信号32M_HW_0UT0〈127. . 0>与1#芯片64K交换网络 的输出信号32M_HW_0UT1〈127. . 0>的复接功能，产生总交换网络的128条32MJW输出信号 32M_HW_0UT〈127. . 0>。 基于上述实施例，下面以"AND"逻辑为例对各芯片之间的关联方式进行说明
通常情况下，128K时隙无阻塞交换网络采用2X2矩阵方式构造TDM交换网络，与现 有技术交换网络相同，从串行数据输出引脚看进去，与这条输出引脚相连的两个芯片为相
6互"关联"的芯片。因此，参阅图5所示，对于32M_HW_0UT〈127. . 0>输出引脚来说，0#芯片 和1#芯片为相互关联的芯片；对于32M_HW_0UT〈256. . 128〉输出引脚来说，2#芯片和3#芯 片为相互关联的芯片。 参阅图5所示，对于本交换网络中的256条32MJW资源而言，要实现某一特定的 时隙交换，总是需要两个芯片的协同工作才能完成。这两个协同工作的芯片，其中一个芯片 负责某一特定时隙交换的具体实现，称之为主交换芯片。另一个芯片负责以处理器模式在 与主交换芯片所用时隙一致的时隙中输出特定数据，实现相互关联芯片输出的复接功能， 称之为关联芯片。关联芯片中与主交换芯片所用时隙一致的时隙，我们称之为对应时隙。根 据交换网络的具体架构，各芯片在如下情况下作为主交换芯片 (1) 32M_HW_IN〈127. ()>= = = >32M_HW_0UT〈127. 0>时，0#芯片为主交换芯片;
(2) 32M_HW_IN〈255. . 128〉 = = = > 32M_HW_0UT〈127. . 0>时，1#芯片为主交换芯 片； (3) 32M_HW_IN〈255. . 128〉 = = = > 32M_HW_0UT〈255. . 128〉时，2#芯片为主交换 心片； (4)32M_HW_IN〈127. ()>= = = > 32M_HW_0UT〈255. . 128〉时，3#芯片为主交换芯 片； 基于上述实施例，在进行T匿交换网络的接续时和拆续时，应采取"二级接续"和 "二级拆续"的工作方式完成操作。
例如，二级接续过程包括以下两个步骤
(1)设置与主交换芯片相关联的FPGA芯片的指定时隙为处理器模式，输出数据
0xf f ;
(2)建立主交换芯片的接续
又例如，二级拆续过程包括以下两个步骤
(1)设置与主交换芯片相关联的FPGA芯片的指定时隙为处理器模式，输出数据
0x54 (拆续码) (2)拆除主交换芯片的接续 另一方面，在单板加电或者复位时，必须首先对TOM交换网络进行初始化，才能使 交换网络进入正常工作状态，例如，128K时隙无阻塞交换网络初始化过程对4个FPGA芯片 内部的所有工作时隙设置为处理器模式，输出数据0x54(拆续码)； 相较于现有技术，本发明实施例中，基于SerDes链路构建矩阵式TOM交换网络，有 效地降低了针对高密度大容量T匿交换网络所设计的PCB线路的复杂度，避免了芯片间大 量连线对系统运行的可靠性造成的致命性降低，从而大大提高了 PCB设计方案的质量，在 提升TOM交换网络密度的同时，也提高了系统运行的可靠性。 显然，本领域的技术人员可以对本发明中的实施例进行各种改动和变型而不脱离 本发明的精神和范围。这样，倘若本发明实施例中的这些修改和变型属于本发明权利要求 及其等同技术的范围之内，则本发明中的实施例也意图包含这些改动和变型在内。
权利要求
一种时分复用交换网络，其特征在于，包括现场可编程门阵列FPGA芯片，每一个FPGA芯片包括若干串化器/解串器SerDes接口，各FPGA芯片通过SerDes接口建立SerDes链路。
2. 如权利要求1所述的网络，其特征在于，所述SerDes链路的速率为2. 5G或1. 25G。
3. 如权利要求1或2所述的网络，其特征在于，所述各FPGA芯片的串行输出引脚之间 通过AND逻辑或OR逻辑复接。
4. 如权利要求1或2所述的网络，其特征在于，采用nXn矩阵方式布置，其中，n为自 然数，且n > 2。
5. 如权利要求4所述的网络，其特征在于，所述若干FPGA芯片包括四块，第一芯片与第 三芯片用于接收输入信号，第二芯片与第四芯片用于发送输出信号，其中，第一芯片内的第 一输出SerDes接口与第二芯片内的第一输入SerDes接口相连接，第一芯片内的第二输出 SerDes接口与第四芯片内的第一输入SerDes接口相连接，第三芯片内的第一输出SerDes 接口与第二芯片内的第二输入SerDes接口相连接，第三芯片内的第二输出SerDes接口与 第四芯片内的第二 SerDes接口相连接。
6. —种建立如权利要求1所述时分复用交换网络接续的方法，其特征在于，包括 设置与主交换芯片相关联的FPGA芯片的指定时隙为处理器模式，并输出用于完成复接的数据；建立所述主交换芯片的接续。
7. 如权利要求6所述的方法，其特征在于，在单板回电或者复位时，将所述时分复用交 换网络内设置的若干FPGA芯片的所有工作时隙设置为处理器模式，并输出拆续码。
8. —种拆除权利要求1所述时分复用交换网络接续的方法，其特征在于，包括 设置与主交换芯片相关联的FPGA芯片的指定时隙为处理器模式，并输出拆续码； 拆除所述主交换芯片的接续。
9. 如权利要求8所述的方法，其特征在于，在单板回电或者复位时，将所述时分复用交 换网络内设置的若干FPGA芯片的所有工作时隙设置为处理器模式，并输出拆续码。
全文摘要
本发明涉及通信领域，公开了一种构建时分复用交换网络的方法，用于降低针对时分复用交换网络设计的PCB线路的复杂度，该方法为采用若干现场可编程门阵列FPGA芯片组建时分复用TDM交换网络，所述FPGA芯片包括若干串化器/解串器SerDes接口，各FPGA芯片通过SerDes接口建立的SerDes链路实现彼此间的互联。这样，有效地降低了针对高密度大容量TDM交换网络所设计的PCB线路的复杂度，避免了芯片间大量连线对系统运行的可靠性造成的致命性降低，从而大大提高了PCB设计方案的质量，在提升TDM交换网络密度的同时，也提高了系统运行的可靠性。本发明同时公开了一种时分复用交换网络。
文档编号H04Q11/04GK101778318SQ20091025255
公开日2010年7月14日 申请日期2009年12月25日 优先权日2009年12月25日
发明者胡贵生 申请人:中兴通讯股份有限公司