专利名称：经优化用于10g以太网物理层解决方案的pld体系结构的制作方法
技术领域：
本发明涉及集成电路器件，更具体地涉及用于可编程集成电路器件的10千兆位 以太网(10(ΛΕ)物理(PHY)层电路。
背景技术：
随着对于网络带宽需求的增加，10(ΛΕ的采用获得用于局域网(LAN)、广域网 (WAN)及城域网(MAN)的大量动力。10(ΛΕ是以太网的一种版本，其具有每秒10千兆位的 标称数据速率，并且由ΙΕΕΕ802. 3ae标准规定。IEEE 802. 3ae标准通过引用以其整体合并 于此。由于10(ΛΕ标准的高速度和需求规范(尤其是在物理层(PHY层))，所以性能是网络 设备供应商之间的关键区分因素。IOGbE的PHY层能够通过集成大量可用的部件得以实现，这些部件通过标准接口 通信。例如，典型的10(ibE PHY层可以通过如下方式实现，即将网络处理器通过16位双数 据速率(DDR)系统物理接口级4(SPI-4)接口标准连接到10(ΛΕ介质访问控制(MAC)设备。 网络处理器和MAC设备在技术上不是PHY层的部分，但被包括在PHY层的描述中，从而向 PHY层连接到更高网络层的方式提供背景。MAC设备可以通过64位10千兆位介质独立接 口(XGMII)与物理编码子层(PCS)设备相连接。XGMII是用于将全双工通信制的10(ΛΕ端 口相互连接以及与印制电路板上的其他电子器件相连接的标准。PCS设备通过10千兆位以 太网16位接口(XSBI)与10(ΛΕ光学收发器相连接。最后，光学收发器发射并接收10(ΛΕ 光学信号。尽管此10(ibE PHY层工具/实现方式(implementation)能够利用可用的部件 来设计，但将这种PHY层设计集成到系统中需要许多部件，使用大量电路板面积，而且潜在 地造成复杂的布局和互操作性问题。因此，期望赋予集成电路器件尤其是可编程集成电路器件，诸如可编程微控制器、 可编程逻辑器件(“PLD”)等，以更简单更有效的方式实现10(ΛΕ解决方案的能力。PLD与 10(ΛΕ工具的集成通常包括在PLD中产生更高级别的网络设备(例如，网络控制器和MAC设 备)以及将PLD输出连接到特别设计的光学模块，这些光学模块实现专用的10(ΛΕPHY层电路。然而，这些实现方式为降低10(ΛΕ工具的复杂性所做很少。将光学模 块连接到PLD所需的大量总线协议相当复杂并会引起性能降低。通常，在PLD内实现这些 协议需要额外的缓冲器、时钟分频器以及参考时钟信号，这给系统增加了延迟、时序限制和 功耗。此外，与普通的光学收发器相比，这一实现方式中必须使用的光学模块昂贵且对功率 和空间需求高。因此，所期望的是提供能够实现10(ΛΕ电路的物理层的可编程集成电路器 件。
发明内容
根据本发明某些可能的方面，一种集成电路可以包括可编程电路和10千兆位以 太网(10(ΛΕ)物理(PHY)层电路。此10(ΛΕ PHY层电路包括能够串联耦连到10(ΛΕ光学收 发器模块的10(ΛΕ收发器电路。在集成电路内实现的10(ΛΕ收发器电路能够将从可编程电路接收的并行数据串行化以便传输到光学收发器模块，并且能够将从光学收发器模块接收 的串行数据解串或并行化并将此数据并行地提供给可编程电路。使该10(ΛΕ收发器电路在 集成电路内实现将允许对该可编程电路的一些部分进行编程，从而实现10(ibE PHY层电路。本发明更多的特征、其性质以及各种优点借助于附图和下文的详细描述将会更加清晰。
图1为根据本发明一实施例的示例性可编程逻辑器件的简化示意框图，该器件包 括10千兆位以太网物理层电路。图2为根据本发明由图1所示的可编程逻辑器件中的时钟管理单元的简化示意框 图。图3为根据本发明涉及图1所示可编程逻辑器件的OSI模型的示意图。图4为物理编码子层设计的简化示意框图，该设计能够在可编程逻辑器件中实 现。
具体实施例方式虽然本发明同样适用于其他类型的集成电路(例如，各类可编程集成电路，诸如 可编程微控制器等)，但通过下面关于其应用于所谓可编程逻辑器件(PLD)的集成电路类 型的示例性讨论，本发明将被完全理解。图1中显示了根据本发明在PLD内实现的10千兆位以太网(10(ΛΕ)物理(PHY)层 的示例性实施例。如图1中所示，PLD 100主要包括通用的可编程逻辑结构10和收发器信 道50。PLD 100与10(ΛΕ光学收发器模块110相连接，该光学收发器模块将10(ΛΕ电信号 转化成10(ΛΕ光信号或者相反。因此，除了由10(ΛΕ光学收发器模块110所提供的光-电 转化，10(ibE PHY层的所有功能都可以在PLD 100内实现。PLD结构20通常包括可编程逻辑的块阵列。它也可以包括其他种类的块，诸如存 储块、微处理器块、数字信号处理(“DSP”)块等。PLD结构10通常也包括可编程互联资源 的网络，该网络能够被用来以多个不同方式之一形成到达该逻辑和其他块的连接、来自该 逻辑和其他块的连接和/或该逻辑与其他块之间的连接。PLD结构10通常还具有各种类型 的时钟电路，这些时钟电路可以包括用于分配各时钟信号遍及该器件、锁相环(“PLL”)电 路等的可编程网络。图1显示了被划分成PLD逻辑设计部分20和10(ΛΕ部分30的PLD结构10。本文 中的这种划分是略显人为的并且这样做主要出于讨论的目的，因为10(ΛΕ部分30的元件实 际上与PLD结构10的其他部分没有差别或差别不大。因此，10(ΛΕ部分30可以通过适当编 程PLD结构20的某些通用逻辑和通用互联等来实现(正如PLD逻辑设计20是通过适当编 程PLD结构的其他通用逻辑和互联等而得以实现的)。IOGbE部分30包括网络处理器31、IOGbE介质访问控制(MAC) 32和IOGbE物理编 码子层(PCS) 33。与其上述独立的对应物类似，10(ΛΕ部分30的这些元件能够被互联到一起 以实现包括PHY层的IOGbE系统的对应部分。然而，由于网络处理器31、MAC 32和PCS 33 是在PLD结构10内实现的，所以这些独立元件之间的接口标准可以被放宽或甚至忽略。只要PLD 100的最终输出符合适当的接口标准，各信号便可以以任何适当的方式在10(ΛΕ部 分30的这些元件之间进行传送。出于同样的原因，即使10(ΛΕ部分30的各元件被显示为 划分成离散元件，IOGbE部分30的功能性仍可以利用任意数量的不同元件得以实现，所述 元件可以独立地或可以不独立地对应于标准化10(ΛΕ部件。因此，在PLD结构内实现10(ΛΕ 部分30可以允许增加的灵活性。此外，IOGbE部分30也可以针对特殊实现方式被定制，可 以在需要时或标准更新时进行升级或改进，并且可以利用工业测试设计进行配置。收发器信道50被显示为包括10(ΛΕ收发器52，该10(ΛΕ收发器包括时钟管理(或 乘法器)单元(“CMU”)电路M。CMU(例如，从PLD结构lO(PLDCLOCK)、从光学收发器 110 (REFLICK)或者从PLD 100外部的来源(未显示))接收一个或多于一个参考时钟信号 并产生时钟信号，这些时钟信号可以被用于以下目的，例如为收发器52内的串行器和并行 器(解串器)电路计时以及为PLD结构10提供参考时钟信号(PARCLK)。下面将参照图2 更详细地说明CMU 54的操作。应该注意的是，尽管PLD结构10在很大程度上是能够被用来执行各种不同功能 (包括10(ΛΕ部分30的功能)中任意一种功能的通用电路，但收发器信道50和接口 60的 各部件往往是硬连线的或至少部分硬连线的，以执行10(ΛΕ收发器的特定功能。这些专用 部件所执行的功能的某些参数可以是可选择的并因此是可变的(例如，可编程地可选)。但 在每一种情况下，这样的硬连线部件被专门用于执行特殊功能或功能类型。这种专用部件 在10(ΛΕ收发器52中的示例是CMU 54。10(ΛΕ收发器52的其他专用部件可以包括发射器、 接收器、串行器、并行器、时钟数据恢复(CDR)电路等。这些专用部件相比于等效部件在PLD 结构10中实现的性能可以提供优于类似部件的更高性能。PLD结构10与收发器信道50之间的接口 60包括PLD结构10与收发器52之间 的64位并行数据总线42和43，以及PLD结构10与CMU 54之间的时钟信号44和45。64 位宽总线可以被用来简化收发器52与在PLD结构10内实现的典型PCS设计之间的数据信 道。此外，出于同样原因，此64位数据接口可以被设计以满足10(ΛΕ标准的电气规范。然 而，应该注意的是，由于该接口在PLD 100内部，所以该总线并非必须使用64位宽总线或符 合10(ΛΕ标准。图2显示了可以在收发器信道50内实现的示例性CMU 54的示意框图。除了 CMU 讨可以基于其输入时钟信号REFCLK和PLDCLK生成的其他时钟信号以外，CMU 54也可以 (基于这些输入时钟信号)生成至少(1)在引线201上用于为从收发器信道50发送的 10(ΛΕ串行数据计时的SERCLK信号，以及(2)在引线202上用于为通过64位接口从PLD结 构10接收的并行数据计时的PARCLK信号，所述并行数据具有相当于串行数据信号时钟频 率1/64的频率。应该理解的是，这些时钟信号或由收发器信道50所接收或产生的其他适 当时钟信号可以被用来为收发器信道50所接收的串行数据计时并通过64位接口将此数据 以并行方式发送到PLD结构10。如图2所示，CMU 54接收两个输入时钟信号PLDCLK和REFCLK。PLDCLK是从PLD 结构10接收的，而REFCLK是从外部来源接收的。REFCLK可以从图1所示的10(ΛΕ光学收 发器模块110接收，或者可以从不同来源(例如，参考时钟发生电路)接收。这些时钟信号 中的一个是利用多路复用器205选择的并且被提供给频率倍增锁相环(PLL)215和225。在 某些其他实施例中，只有单一输入时钟信号被接收且不需要多路复用器205。
频率倍增PLL 215和225可以产生具有时钟速率的一个或多于一个时钟信号，这 些时钟信号倍增于并且同步于输入参考时钟信号。PLL 215和225可以具有可编程地可 选的倍增因数M，以便为10(ΛΕ收发器52生成具有适当串行时钟速率的时钟信号。例如， 假定参考时钟的频率为161. 13MHz，则值为32的倍增因数将产生频率为5156. 16MHz的时 钟信号。类似地，假定参考时钟的频率为644. 53MHz，则值为8的倍增因数将产生频率为 5156. 16MHz的时钟信号。通常，当选择PLL设计时，在PLL频率范围和PLL频率精确性之间会存在一定量的 折衷。用于模拟和数字PLL两种类型的设计是众所周知的。例如，低抖动PLL 215可以利用 由感应(LC)电压控制的振荡器进行设计，而宽范围PLL 225可以利用由环形电压控制的振 荡器进行设计。在某些实施例中，两种PLL或其中之一可以由延迟锁定环(DLL)代替。此 外，在某些实施例中，PLL可以输出多于一个时钟信号。这些多个时钟信号可以是同样产生 的时钟信号的相移形式。具有与期望相位最接近的相位的时钟信号可以从所述多个时钟信 号中选择。作为替代，具有不同相位的两个时钟信号可以被混合相位以生成具有落在两个 时钟信号之间的相位的时钟信号。为了提供增加的灵活性，CMU M被显示为具有每种PLL类型中的一种并可以利用 多路复用器203从两个PPL的任意一个中选择时钟信号输出。该选择可以基于输入时钟的 频率和倍增因数、各PLL输出信号的对比关系或任何其他适合的因素。多路复用器203的 输出是SERCLK，即用于为10(ΛΕ串行数据信号计时的时钟信号。CMU M也产生用来联系 IOGbE收发器52和PLD结构10的并行时钟PARCLK。PARCLK可以通过将SERCLK提供给分 频电路240而得以产生。图3显示了开放式系统互联基础参考模型300 (0SI模型)并且解释了其如何与图 1的系统相关联。OSI模型300从其整体看是针对通信和计算机网络协议设计的分层抽象 描述。从上至下，OSI模型300由应用层、表示层、会话层、传输层、网络层、数据链路层和物 理层组成。一层就是一组相关功能的集合，该层向其上一层提供服务并接收来自其下一层 的服务。例如，提供通过网络的无错通信的层提供其上一层应用所需要的路径，同时它请求 更低的下一层发送和接收填补路径内容的数据包。图1显示了 10(ΛΕ的优化物理(PHY)层 的实现方式，该层能够与在PLD中实现的更高层集成在一起。从OSI模型300的右侧来看，图3是三个10(ibE PHY层体系结构中每一个的底部 两层的单相交(blow-up)，所述三个10(ibE PHY层体系结构在10(ibE IEEE 802. 3ae规范中 被定义为10GBASE-W，IOGBASE-RdP 10GBASE-X。图1的系统可以被用来实现这三个体系 结构中的每一个。数据链路层320包含网络处理器和介质访问控制元件，这两者都在如图 1所示的PLD结构10内实现。这些层以及所有进程层对所有三个体系结构来说都是相同 的。但是PHY层330对于三个体系结构中的每一个来说是不同的。所有PHY层都包含PCS 层、物理媒体附属(PMA)层以及物理媒体相关层。在PLD结构10内实现的PCS层通过PLD 结构互联与更高层相连接。PMA层由收发器信道50实现并通过PLD结构10与收发器信道 50之间的64位接口与PCS层相连接。PMD层由10(ΛΕ光学收发器模块110实现并通过高 速串行接口与收发器信道相连接。10(ΛΕ光学收发器模块110与光纤介质相连接。对于10GBASE-W和10GBASE-R体系结构，PLD结构10与收发器信道50之间的64 位接口允许至64Β/66Β PCS的直接连接。对于使用8B/10B PCS的10GBASE-X体系结构，可以在PLD内实现速率转换器(有时被称为齿轮箱)以将64位接口转换成80位接口。然而， 由于此接口在PLD内实现，所以此数据带宽转换能够使用可编程逻辑。图4显示了用于在PLD 400的PLD结构410内实现10GBASE-R体系结构的PCS层 433的简化框图。10GBASE-W和10GBASE-X体系结构可以按照相似的方式实现。PLD结构 410也包括PLD逻辑部分420，该逻辑部分可以包括PLD逻辑设计以及更高级的10(ΛΕ网 络化功能。PLD逻辑部分420与PCS层433之间的划分是人为的并且这样做主要出于讨论 的目的。PCS层433能够在PLD结构410内实现并且可以作为更高级10(ΛΕ网络化功能与 IOGbE收发器信道450之间的接口来发挥功用，所述网络化功能也是在PLD结构410内实现 的。PCS层433包括发射路径434和接收路径435。发射路径434从PLD逻辑420接收64位并行信号。弹性缓冲器43 可以缓冲该 64位信号并将其提供给64/66块编码器434b。64/66块编码器434b可以接收64位并行信 号并输出66位编码信号。添加额外的位到该数据的编码过程可以增加数据信号的有效比 特率。例如，如图4所示，64位数据信号可以具有156. 25MHz的频率，而66位数据信号可以 具有161. 1238MHz的频率。应该理解的是，这些频率仅仅是说明性的而且可以使用任意适 合的频率。66位编码信号被提供给扰频器43 以便进一步编码。最后，齿轮箱434d在维 持相同数据率的同时将66位信号转换回64位信号。该64位并行信号被提供给10(ΛΕ收 发器信道450，该10(ΛΕ收发器信道以大约每秒10千兆位的速度输出串行输出。接收路径 435按照与发射路径434相似的方式操作，即从10(ΛΕ收发器信道450接收并行数据信号、 同步、解扰、解码、缓冲以及将该信号提供给PLD逻辑420。附加的电路诸如测试模式检查电 路436a、测试模式发生电路436b以及BER测试电路436c也可以在PCS层433内被提供用 于器件测试。通过对上文内容的总结和扩展，本发明的好处和优点被总结如下。本发明的一个 好处/优点是，它能够支持10(ibE IEEE 802. 3ae规范中所定义的所有三个PHY层体系结构 (10GBASE-W、10GBASE-R和10GBASE-X)。在这些体系结构间转换将只需要更改可编程逻辑。 也可以通过按比例减少实现10(ibE PHY层所需部件的数量来降低系统成本和复杂性。还可 以通过在PLD内实现10(ibE PHY层的关键特征来减少延迟。此外，由于可以仅利用PLD和 光学收发器如10千兆位小型形状因素可插拔(XFP)模块来实现完整的10(ibE PHY层，所以 在单个PLD中可以实现多个端口。另外，与光学收发器组相关的成本、功耗和尺寸都能够明 显小于包括10(ibE PHY电路的光学模块。本发明另一个可能的好处/优点是在PLD内PLD结构与10(ΛΕ收发器之间的64 位接口。通过在PLD内而不是在PLD外实现10(ΛΕ收发器，不需要实现来自PLD的64位输 出，所述64位输出将需要额外的缓冲器、时钟分频器和时钟。此外，该接口减少了路径设计 的延迟、复杂性、时序限制和功耗。最后，该64位接口能够直接与10GBASE-W和1OGBASE-R PCS层相连接。这就允许利用该PLD的设计者在PLD内使用标准PCS层工具。本发明还有一个可能的好处/优点是，在PLD内实现的10(ibE PHY层部分是可编 程且可定制的。特有的链接特性可以在PLD内实现。各设计无需硬件改动也能够得到更新 和重新设计，能够减少收发器功耗。应该理解的是，上文所述只是本发明原理的示意性说明，而且本领域技术人员在 不背离本发明的范围和精神的情况下能够做出各种修改。例如，上文明确提及的时钟速度和总线带宽仅是举例，像这样的参数在本发明其他各实施例中可以是其他的值。同样地，尽 管在本文大多数部分以PLD为背景已经示意性描述了本发明，但本发明同样适用于任何类 型的集成电路，尤其是可编程的集成电路。
权利要求
1.一种用于处理10千兆位以太网即10(ΛΕ信号的集成电路，其包括 可编程电路；在所述可编程电路中实现的10(ΛΕ物理编码层即PCS电路；IOGbE收发器电路，其从所述可编程电路接收64位并行数据信号并且由所述并行数据 信号产生串行10(ΛΕ数据信号；以及接口电路，其将所述可编程电路的一部分与所述收发器互联在一起。
2.如权利要求1所述的集成电路，其中，所述收发器电路包括时钟管理单元即CMU电 路，所述CMU电路接收参考时钟信号并产生高速串行时钟信号。
3.如权利要求2所述的集成电路，其中，所述参考时钟信号是从所述可编程电路接收的。
4.如权利要求2所述的集成电路，其中，所述参考时钟信号是从所述集成电路外部的 来源接收的。
5.如权利要求2所述的集成电路，其中，所述CMU电路包括频率倍增锁相环电路。
6.如权利要求5所述的集成电路，其中，所述CMU电路包括两个频率倍增锁相环电路。
7.如权利要求6所述的集成电路，其中，第一倍增锁相环电路包括由感应电压控制的 振荡器，而第二倍增锁相环电路包括由环形电压控制的振荡器。
8.如权利要求1所述的集成电路，其中，所述收发器电路接收串行10(ΛΕ数据信号，由 所述串行数据信号产生64位并行数据信号，并将所述串行数据信号提供给所述可编程电 路。
9.如权利要求1所述的集成电路，其中，所述收发器电路被耦连到外部光学收发器模块。
10.如权利要求1所述的集成电路，其中，所述收发器电路和所述接口电路是利用硬连 线部件实现的。
11.如权利要求1所述的集成电路，其中，所述集成电路实现10(ΛΕ物理层即PHY层。
12.如权利要求11所述的集成电路，其中，所述集成电路是可编程的，以实现 10GBASE-W、10GBASE-R 和 10GBASE-X 体系结构的所述 IOGbE PHY 层。
13.一种用于处理10千兆位以太网即10(ΛΕ信号的集成电路，其包括 可编程逻辑器件结构，其中所述可编程逻辑结构实现用户指定逻辑电路， 网络处理器电路， 介质访问控制电路，以及 物理编码子层电路；以及IOGbE收发器电路，其从所述可编程逻辑器件结构接收64位并行数据信号并且由所述 并行数据信号产生串行10千兆位以太网数据信号。
14.如权利要求13所述的集成电路，其中，所述收发器电路包括时钟管理单元即CMU电 路，所述CMU电路接收参考时钟信号并产生高速串行时钟信号。
15.如权利要求14所述的集成电路，其中，所述参考时钟信号是从所述可编程逻辑器 件结构接收的。
16.如权利要求14所述的集成电路，其中，所述参考时钟信号是从所述集成电路外部的来源接收的。
17.如权利要求14所述的集成电路，其中，所述CMU电路包括频率倍增锁相环电路。
18.如权利要求17所述的集成电路，其中，所述CMU电路包括两个频率倍增锁相环电路。
19.如权利要求18所述的集成电路，其中，第一倍增锁相环电路包括由感应电压控制 的振荡器，而第二倍增锁相环电路包括由环形电压控制的振荡器。
20.如权利要求13所述的集成电路，其中，所述收发器电路接收串行10(ΛΕ数据信号， 由所述串行数据信号产生64位并行数据信号并将所述串行数据信号提供给所述可编程逻 辑器件结构。
21.如权利要求13所述的集成电路，其中，所述收发器电路被耦连到外部光学收发器 模块。
22.如权利要求13所述的集成电路，其中，所述收发器电路是利用硬连线部件实现的。
23.如权利要求13所述的集成电路，其中，所述集成电路实现10(ΛΕ物理层即PHY层。
24.如权利要求23所述的集成电路，其中，所述集成电路是可编程的，以实现 10GBASE-W、10GBASE-R 和 10GBASE-X 体系结构的 IOGbEPHY 层。
全文摘要
一种集成电路(例如可编程集成电路，如可编程微控制器、可编程逻辑器件等)包括可编程电路和10千兆位以太网(10GbE)收发器电路。该可编程电路和收发器电路可被配置为实现10GbE网络互联规范的物理(PHY)层。然后这一集成电路可以被耦连到光学收发器模块，以便发送和接收10GbE光信号。该收发器电路和连接该收发器电路与该可编程电路的接口电路可以是硬连线的或部分硬连线的。
文档编号H04L12/56GK102057635SQ200980121504
公开日2011年5月11日 申请日期2009年4月7日 优先权日2008年4月9日
发明者A·陈, S·舒马拉耶夫, W·丁, W·王 申请人:阿尔特拉公司