专利名称：自动校准和差通道扩频码相位一致的处理方法
技术领域：
本发明是关于在双通道扩频体制跟踪接收机中，将和差通道扩频码相位校准一致 的处理方法。
背景技术：
目前，在我国航天测控领域，扩频测控体制的测控网才刚刚开始起步兴建，但是对 地面测控设备在低信噪比条件下的正常工作却提出了比较高的要求。现有技术扩频测控体 制的双通道跟踪接收机，通常采用在和路信号扩频码及载波相位完成锁定后，利用和路恢 复出的扩频码直接完成差路信号的解扩，恢复差路载波后，再利用和路恢复产生的载波信 号，移相鉴相完成角误差信号的解调。但由于在基带信号处理的过程中难免会引入时延差， 在和差信号传输时延上也存在差异，而且时延差异会随着扩频码速率的不同而不同，这种 和差信号在链路上的传输时延差异直接反映到了和差通道扩频码相位的差异。在这样的情 况下，如果不校准和差两个通道的扩频码相位一致，将会损失角误差检测的灵敏度和降低 差路信号的解扩损失，这在低信噪比条件下对天线跟踪目标的跟踪精度影响是很大的，严 重时甚至会无法实现角误差信号的正常解调，导致天线无法对目标飞行器实现自跟踪。
发明内容
为了克服双通道扩频体制跟踪接收机在实现差路信号解扩时存在的上述问题，本 发明提供一种能够有效降低差路信号解扩损失，并能提高系统角跟踪性能的自动实现和差 信道扩频码相位校准一致的处理方法。本发明的上述目的可以通过以下措施来达到一种自动校准和差通道扩频码相位 一致的处理方法，其特征在于包括如下步骤(1)在可编程门阵列芯片(FPGA)内，设计两级存储器(FIF01、FIF02)级联，FIF01 的读写时钟受控于扩频码钟，FIF02的读写时钟受控于FPGA内的高速系统工作时钟，和路 经锁相环恢复出的扩频码通过FIF01和FIF02，改变和路扩频码相位的延迟量，将其同差路 信号扩频码相位对准一致；(2)在数字信号处理器芯片(DSP)内，设计整个相位校准过程的逻辑控制程序，用 于接收应用软件下达的相位校准命令，控制改变FPGA内FIF01和FIF02的读写延迟量，完 成扩频码相位搜索的粗测和精测过程；(3)利用具备下达相位校准命令功能的应用软件下达相位校准命令，由DSP程序 接收该命令，启动校准过程，DSP程序依次控制改变FIF01和FIF02的读写延迟量，进行相 位搜索，最后DSP程序将相位搜索结果设置到FPGA内，将和差通道扩频码相位校准一致，自 动组织完成整个校准过程。本发明相比于现有技术具有如下有益效果本发明由设计在FPGA内的数字信号处理模块和DSP内的控制程序联合实现，DSP 程序自动控制校准流程，自动组织完成整个校准过程，监控显示校准结果，无需更多的人为
3干预，将和差通道扩频码相位自动地校准一致，有效的克服了双通道扩频体制跟踪接收机在实现差路信号解扩时由于和差通道传输时延差异等因素引起直接对差路信号解扩造成 的损失。FPGA内采用两级由不同速率时钟控制的存储器(FIF01和FIF02)级联，在此基础 上采用粗测与精测相结合的方式，在保证校准精度的同时，还大大缩短了整个校准过程的 时间。本发明通过对可由应用软件控制的相位校准搜索范围参数η的控制，并结合扩频 码的周期特性，可以实现和差通道扩频码相位在任何范围内的校准控制，完成差路信号的 解扩，确保了角误差信号的正常解调，有效地降低了差路信号的解扩损失，提高了角误差检 测的灵敏度和系统角跟踪系统的跟踪精度，为天线对跟踪目标飞行器实现自跟踪提供了可 靠的技术基础。
下面结合附图和实施例对发明进一步说明。图1是本发明DSP程序的控制流程框图。图2是本发明两级由不同速率时钟控制的存储器(FIF01和FIF02)的示意图。
具体实施例方式参阅图1。在以下实施例中，校准和差通道扩频码相位一致的处理方法是由设计在 可编程门阵列芯片(FPGA)内的数字信号处理模块和数字信号处理器芯片(DSP)内的控制 程序联合实现的。在FPGA内，设计两级存储器(FIF01、FIF02)级联，FIFOl的读写时钟受 控于扩频码钟，FIF02的读写时钟受控于FPGA内的高速系统工作时钟，和路经锁相环恢复 出的扩频码通过FIFOl和FIF02，改变和路扩频码相位的延迟量，将其同差路信号扩频码相 位对准一致；在DSP内，设计整个相位校准过程的逻辑控制程序，用于接收应用软件下达的 相位校准命令，控制改变FIFOl和FIF02的读写延迟量，完成扩频码相位搜索的粗测和精测 过程。具体实施控制流程是具备下达相位校准命令功能的应用软件下达相位校准命令后，由DSP程序接收该 命令，启动并自动组织完成整个校准过程。在校准过程中，DSP程序首先将FIF02的读写延 迟量设定为0，改变FIFOl的读写延迟量，使FIFOl的读写延迟量依次在+η个码片范围内变 化，进行一次粗测，DSP程序每控制改变一次FIFOl的读写延迟量，便记录相应状态下获得 的角误差电压，最后DSP程序在记录下来的各个状态中依据角误差电压最大绝对值点的所 对应的控制状态为最佳作为判决准则，找出FIFOl的最佳读写延迟量nl ；然后，DSP程序自 动设置FIFOl的读写延迟量为nl-1，这样控制的目的是为了避免当控制量设为nl时，可能 出现的和路扩频码相位相对差路扩频码相位滞后的问题，便于设计实现。在确保和路扩频 码相位仍然超前的条件下，DSP程序再控制改变FIF02的读写延迟量，每改变一次FIF02的 读写延迟量，便记录相应状态下获得的角误差电压，最后DSP程序在记录下来的各个状态 中按照与粗测过程相同的取值准则，找出FIF02的最佳读写延迟量π2，完成一次精测。在完 成精测过程后，DSP程序自动设置扩频码相位校准结果nl-1、n2到FPGA内，将和差两通道扩频码相位校准一致，并将其上报到应用软件予以监视。在自动校准和差通道扩频码相位一致的粗测过程中，DSP程序在控制进行正向搜 索时，设置由FIFOl的读写延迟量依次在0 η范围内变化，负向搜索时，设置FIFOl的读 写延迟量依次在(Ν-η) N范围内变化，完成扩频码相位粗测过程，其中N为扩频码周期。在自动校准和差通道扩频码相位一致的精测过程中，DSP程序设定FIFOl的读写 延迟量为nl-1，然后依次设置FIF02的读写延迟量在0 M范围内变化，找出FIF02的最佳 读写延时量n2，完成扩频码相位精测过程，其中M为两个扩频码钟时间内所对应的高速系 统工作时钟的个数。整个校准过程是一键式操作的，仅需要应用软件下达一个控制命令，即可全自动实现整个控制流程。以上所述的仅是本发明的优选实施例。应当指出，对于本领域的普通技术人员 来说，在不脱离本发明原理的前提下，还可以作出若干变形和改进，比如，从上面的描述可 以看出，在扩频码相位精确校准的过程，是以FPGA内高速的系统工作时钟来控制相位延迟 的，因此这个校准过程的分辨率是和FPGA内高速的系统工作时钟有关的，如果期望获得更 加精确的时延调整，本发明可以考虑增加FPGA内FIF02读写时钟的频率。这些变更和改变 应视为属于本发明的保护范围。
权利要求
一种自动校准和差通道扩频码相位一致的处理方法，其特征在于包括如下步骤(1)在可编程门阵列芯片(FPGA)内，设计两级存储器(FIFO1、FIFO2)级联，FIFO1的读写时钟受控于扩频码钟，FIFO2的读写时钟受控于FPGA内的高速系统工作时钟，和路经锁相环恢复出的扩频码通过FIFO1和FIFO2，改变和路扩频码相位的延迟量，将其同差路信号扩频码相位对准一致；(2)在数字信号处理器芯片(DSP)内，设计整个相位校准过程的逻辑控制程序，用于接收应用软件下达的相位校准命令，控制改变FPGA内FIFO1和FIFO2的读写延迟量，完成扩频码相位搜索的粗测和精测过程；(3)利用具备下达相位校准命令功能的应用软件下达相位校准命令，由DSP程序接收该命令，启动校准过程，DSP程序依次控制改变FIFO1和FIFO2的读写延迟量，进行相位搜索，最后DSP程序将相位搜索结果设置到FPGA内，将和差通道扩频码相位校准一致，自动组织完成整个校准过程。
2.如权利要求1所述的自动校准和差通道扩频码相位一致的处理方法，在相位校准过 程中，DSP程序首先设置FIFOl的读写延迟量在-η +η范围内变化，在+η个码片范围内 进行一次粗测，找出FIFOl的最佳读写延迟量nl ’然后DSP程序改变FIF02的读写延迟量， 进行一次精测，将和差两通道扩频码相位校准一致，其中η是相位校准搜索的范围，是一个 可由上述应用软件改变的可控参数。
3.如权利要求2所述的自动校准和差通道扩频码相位一致的处理方法，其特征在于， 在所述的粗测中，DSP程序首先将FIF02的读写延迟量设定为0，然后控制对FIFOl的读写 延迟量在士η个码片范围内进行搜索。正向搜索时，DSP程序设置FIFOl的读写延迟量在 0 η范围内变化；负向搜索时，设置FIFOl的读写延迟量在(Ν-η) N范围内变化，DSP程 序每控制改变一次FIFOl的读写延迟量，便记录相应状态下获得的角误差电压，最后DSP程 序在记录下来的各个状态中依据角误差电压最大绝对值点的所对应的控制状态为最佳作 为判决准则，找出FIFOl的最佳读写延迟量nl，完成扩频码相位的粗测过程，其中N为扩频 码周期。
4.如权利要求2所述的自动校准和差通道扩频码相位一致的处理方法，其特征在于， 在所述的精测中，DSP程序首先设置FIFOl的读写延迟量为nl-1，再改变FIF02的读写延迟 量，使FIF02读写延迟量在0 M范围内变化，DSP程序每控制改变一次FIF02的读写延迟 量，便记录相应状态下获得的角误差电压，最后DSP程序在记录下来的各个状态中按照粗 测过程相同的判决准则，找出FIF02的最佳读写延时量π2，完成一次扩频码相位精测过程， 其中M为两个扩频码钟时间内的对应的高速系统工作时钟的个数。
全文摘要
本发明提出一种在扩频双通道体制跟踪接收机中自动校准和差通道扩频码相位一致的处理方法，利用本方法，可有效地降低差路信号的解扩损失，获得最大的角误差检测灵敏度。本发明通过下述技术方案予以实现在可编程门阵列芯片FPGA内的数字信号处理模块中，和路经锁相环恢复出的扩频码通过两级由不同速率时钟控制的存储器(FIFO1、FIFO2)，改变和路扩频码相位的延迟量；在数字信号处理器芯片DSP内，设计整个相位校准过程的逻辑控制程序，用于接收应用软件下达的相位校准命令，控制改变FIFO1和FIFO2的读写延迟量，自动组织完成扩频码相位的校准流程，将和差通道扩频码相位校准一致。
文档编号H04B1/707GK101826888SQ20101012399
公开日2010年9月8日 申请日期2010年3月15日 优先权日2010年3月15日
发明者仇三山 申请人:中国电子科技集团公司第十研究所