专利名称：高速并行级联码编码译码器的制作方法
技术领域：
本发明涉及通信领域中的一种高速并行级联码编码译码器，特别适用于高信息速率信道编码译码装置。
背景技术：
传统的级联码编码译码器多采用串行结构完成级联码编码译码码功能，资源占用量少、结构简单是其突出优点，特别适合低速率数据进行级联码编译码。当它用于高速率数据级联码编码译码时存在一个突出的缺陷信息速率的提高，需要编码译码器对数据的处理速度也要相应提高，当编码译码器处理速度达到一定程度时，由于受到芯片处理速度及实现复杂度因素的制约，在工程中将很难实现。因此，在高速率数据情况下，串行级联码编码译码器的应用受到了极大的限制。
发明内容
本发明的目的在于避免上述背景技术中的不足之处而提供一种全新的高速并行级联码编码译码器。本发明不但具有与传统的串行级联码编码译码器相同的系统性能，而且通过译码器直接消除了由于相位调制带来的数据相位模糊度问题，并且克服了由于数据并行处理带来的译码端并行数据间不同随机延时和并行数据间不同随机次序等问题，还具有集成化程度高、体积小、重量轻、机动性好等特点。本发明的目的是这样实现的高速并行级联码编码译码器，包括编码器和译码器，所述编码器包括分路变换器 1、第一至第四RS编码器2-1至2-4、第一至第四插帧器3-1至3_4、第一至第四交织器组 4-1至4-4和第一至第四卷积码编码器5-1至5-4 ；所述译码器包括相位变换器6、第一至第四卷积码译码器7-1至7-4、第一至第四搜帧器8-1至8-4、第一至第四解交织器9_1至 9-4和第一至第四RS译码器10-1至10-4 ；所述分路变换器1的输入端口 1与待编码串行数据输入端口 Al相连，分路变换器 1的输入端口 2与源同步时钟输入端口 Bl相连，分路变换器1的输出端口 3、4、5、6分别与第一至第RS编码器2-1至2-4的输入端口 1相连；第一至第RS编码器2_1至2_4的各输出端口 2分别与第一至第四插帧器3-1至3-4的输入端口 1相连；第一至第四插帧器3-1 至3-4的输出端口 2分别与第一至第四交织器组4-1至4-4的输入端口 1相连；第一至第四交织器组4-1至4-4的输出端口 2分别与第一至第四卷积码编码器5-1至5-4输入端口 1相连；第一至第四卷积码编码器5-1至5-4的输出端口 2、3分别输出已完成的编码数据；分路变换器将输入的串行数据进行串并变换处理后得到四路并行数据并分别输出至第一至第四RS编码器，第一至第四RS编码器分别将输入的数据进行RS编码后输出至第一至第四插帧器，第一至第四插帧器将RS编码器产生的最后一位校验位用固定帧头替换并将数据输出给第一至第四交织器，第一至第四交织器将输入数据进行交织处理后出给第一至第四卷积码编码器，第一至第四卷积码编码器对输入数据进行卷积码编码后，分别输出已完成的编码数据；所述相位变换器6的输入端口 1、2、3、4、5、6、7、8分别与解调设备输出的8路待译码并行数据相连，相位变换器6输出端口 9、10、11、12、13、14、15、16分别与第一至第四卷积码译码器7-1至7-4的输入端口 1、2相连，相位变换器6输入端口 17、19、21、23分别与第一至第四卷积码译码器7-1至7-4的输出端口 4相连，相位变换器6的输入端口 18、20、22、 24分别与第一至第四搜帧器8-1至8-4的输出端口 3相连；第一至第四卷积码译码器7-1 至7-4的输出端口 3分别与第一至第四搜帧器8-1至8-4的输入端口 1相连；第一至第四搜帧器8-1至8-4的输出端口 2分别与第一至第四解交织器9-1至9-4的输入端口 1相连，第一至第四搜帧器8-1至8-4的输出端口 4分别与第一至第四解交织器9-1至9-4对应的输入端口 3相连；第一至第四解交织器9-1至9-4的输出端口 2分别与第一至第四RS 译码器10-1至10-4的输入端口 1相连，第一至第四解交织器9-1至9-4的输出端口 4分别与第一至第四RS译码器10-1至10-4的输入端口 3相连，第一至第四RS译码器10_1至 10-4的输出端口 2输出数据即为高速并行级联码译码器最终输出数据，并将传输给相应的后续数据接收设备；相位变换器依据第一至第四卷积码译码器及第一至第四搜帧器提供的反馈控制信号，将解调设备输出的8路待译码并行数据进行自适应处理后，输出给第一至第四卷积码译码器，第一至第四卷积码译码器对输入数据进行卷积码译码后，将其输出给第一至第四搜帧器，第一至第四搜帧器对输入数据进行搜帧，当帧同步后将数据输出给第一至第四解交织器，第一至第四解交织器对输入数据进行解交织处理后，将数据输出给第一至第四 RS译码器，第一至第四RS译码器对输入数据进行RS译码后的输出数据即为高速并行级联码译码器最终输出数据，并将传输给相应的后续数据接收设备；所述的相位变换器6包括第一至第四可控反相交换器11-1至11-4、第一至第四可控延时器12-1至12-4、可控次序交换器13和数据调整控制器14 ；第一至第四可控反相交换器11-1至11-4各输入端口 1、2分别连接待译码数据，第一至第四可控反相交换器11-1 至11-4的输出端口 3、4分别与第一至第四可控延时器12-1至12-4的输入端口 1、2相连， 第一至第四可控延时器12-1至12-4的输出端口 3分别与可控次序交换器13输入端口 1、 3、5、7相连，第一至第四可控延时器12-1至12-4的输出端口 5分别与可控次序交换器13 输入端口 2、4、6、8相连；可控次序交换器13输出端口 9、11、13、15分别与第一至第四卷积码译码器7-1至7-4的输入端口 1相连，可控次序交换器13输出端口 10、12、14、16分别与第一至第四卷积码译码器7-1至7-4的输入端口 2相连；数据调整控制器14输入端口 3、4、 5、6分别与第一至第四卷积码译码器7-1至7-4的输出端口 4相连，数据调整控制器14输入端口 7、8、9、10脚分别与第一至第四搜帧器8-1至8-4的输出端口 3相连，数据调整控制器14输出端口 1分别与第一至第四可控反相交换器11-1至11-4输入端口 5相连，数据调整控制器14输出端口 11、12、13和14分别与第一至第四可控延时器12_1至12_4的输入端口 4相连，数据调整控制器14的输出端口 2与可控次序交换器13的输入端口 17相连；第一至第四可控反相交换器依据数据调整控制器输出相应控制信号，将输入数据进行相应反相交换处理后，输出给第一至第四可控延时器，第一至第四可控延时器依据数据调整控制器输出相应控制信号，将数据进行相应延时处理后，将数据输出给可控次序交换器，可控次序交换器依据数据调整控制器输出相应控制信号，将数据进行相应排序后，将数据输出给第一至第四卷积码译码器。高速并行级联码译码器相位变换器6中并行数据相位模糊度消除算法、并行数据时延消除算法、并行数据随机次序消除算法。本发明相比背景技术具有如下优点1.本发明中高速并行级联码编码器采用高速并行技术对高速串行数据直接进行级联码编码，并将编码后数据以并行的方式传输给相应调制设备。2.本发明中高速并行级联码译码器对解调器输出的具有相位模糊度的并行数据直接进行级联码译码。3.本发明高速并行级联码译码器中自动相位变换器，利用卷积码解码器，搜帧器的反馈信息解决了并行数据间数据次序随机性与并行数据间随机不对齐性等问题，这些问题都是由于数据采用并行处理后带来的新问题。4.本发明的组成部件采用大规模现场可编程器件制作，因此可通过配置不同的程序灵活地实现对工作参数的修改，使结构大大简化，成本显著降低。5.本发明集成化程度高，因此体积小，重量轻，性能稳定可靠，维修方便，设备机动能力明显提高。
图1是本发明高速并行级联码编码器的电原理图。图2是本发明高速并行级联码译码器的电原理图。图3是本发明相位变换器6的电原理图。
具体实施例方式参照图1至图3，本发明编码器中包括分路变换器1、RS编码器组2-1，2-2，2-3， 2-4、插帧器组3-1，3-2，3-3，3-4、交织器组4-1，4-2，4-3，4-4、卷积码编码器组5-1，5-2， 5-3，5-4 ；译码器中包括相位变换器6、卷积码译码器组7-1，7-2，7-3，7-4、搜帧器组8-1， 8-2，8-3，8-4、解交织器组 9-1，9-2，9-3，9-4、RS 译码器组 10-1，10-2，10-3，10-4 ；组成。图 1是本发明高速并行级联码编码器实施例的实现原理方框图，图2是本发明高速并行级联码译码器实施例的实现原理方框图，实施例按图1，图2连接。所述高速并行级联码编码器中的分路变换器1输入端1脚与待编码串行输入数据相连，输入端2脚与输入数据相对应的源同步时钟相连，其输出端3、4、5、6脚分别与RS编码器组2-1、2-2、2-3、2-4的输入端1脚相连，分路变换器1将输入的串行数据进行串并变换处理后得到四路并行数据，此时每一路并行数据是相对独立的，各路数据速率均为原数据速率的四分之一，RS编码器组2-1、2-2、2-3、2-4均由ISE10. 1中提供的RS编码器软核， 依照实际工程需要，通过RS编码器软核生成向导进行相应参数设置并生成对应网表，最终在Xilinx原厂生产的FPGA系列产品LXC5V110型号上实现，RS编码器组2-1、2_2、2_3、 2-4将输入的数据进行RS编码后由其输出端2脚将各自编码后的数据分别对应输出至插帧器组3-1、3-2、3-3、3-4对应输入1脚，插帧器组3-1、3_2、3-3、3_4的工作原理是利用二选一数据选择器，通过循环计数器产生控制逻辑信号的方法，将RS编码器产生的最后一位校验位用固定帧头替换，其中并行的4路数据所插入的帧头格式是不一致的，各相应帧头数据格式可灵活选择，插帧器组3-1、3-2、3-3、3-4分别通过输出2脚将数据输出给交织器组
4-1、4-2、4-3、4-4对应输入1脚，交织器组4-1、4-2、4-3、4-4均由ISE10.1中提供的交织器软核，依照实际工程需要，通过交织器软核生成向导进行相应参数设置并生成对应网表，最终在Xilinx原厂生产的FPGA系列产品LXC5V110型号上实现，交织器组4-1、4_2、4-3、4_4 将输入数据进行交织处理后通过交织器组5-1、5-2、5-3、5-4输出2脚输出给卷积码编码器组5-1、5-2、5-3、5-4对应输入1脚，卷积码编码器组5-1、5-2、5-3、5-4均由ISE10. 1中提供的卷积码编码器软核，依照实际工程需要，通过卷积码编码器软核生成向导进行相应参数设置并生成对应网表，最终在Xilinx原厂生产的FPGA系列产品LXC5V110型号上实现，卷积码编码器组5-1、5-2、5-3、5-4对输入数据进行卷积码编码后，通过卷积码编码器组5_1、
5-2、5-3、5-4输出2、3脚输出，对应的输出信号(1、0131、？1、61、!11、11、1即为最终输出的级联码编码后数据。 所述高速并行级联码译码器中的相位变换器6的输入端1、2、3、4、5、6、7、8脚分别与待译码数据A2、B2、C2、D2、E2、F2、G2、H2相连，相位变换器6输入17、18、19、20、21、22、 23,24脚分别与卷积码译码器组7-1，7-2，7-3, 7_4输出4脚与搜帧器组8_1，8_2，8_3，8_4 输出3脚各对应引脚相连，相位变换器6通过这些反馈信号对输入信号进行自动相位变环、 次序交换与相对时延消除，信号经变换处理后分别输出至卷积码译码器组7-1，7-2，7-3，
7-4对应输入1脚、2脚，卷积码译码器组7-1，7-2，7-3，7-4均由ISE10.1中提供的卷积码译码器软核，依照实际工程需要及相关编码器设置，通过卷积码编码器软核生成向导进行相应参数设置并生成对应网表，最终在Xilinx原厂生产的FPGA系列产品LXC5V220型号上实现，卷积码译码器组7-1，7-2，7-3，7-4将输入的数据进行卷积码译码后通过其对应输出 2脚将各个译码后的数据输出至搜帧器组8-1，8-2，8-3，8-4对应输入1脚，搜帧器组8_1，
8-2,8-3,8-4工作原理为，搜帧器将输入数据分为4路，每路数据通过移位寄存器分别与不同帧头进行比较，当某次比对第一次相等时，相应计数器开始计数，若在下一个帧头应该出现时比对也为相等，则认为发现帧头，若此时比对不相等，则计数器清零，帧同步信号格式定义为，当没有帧同步时，为逻辑低电平，若帧同步时，首先为3bit高电平，然后根据相应帧头类别依此为“00”，“01”，“10”，“11”，然后输出高电平，依此周期循环，当帧失步时，信号变为低电平，即该信号若有3bit逻辑低，则表示帧失步，当判断为帧同步后，将对应帧同步路上的数据通过搜帧器组8-1，8-2，8-3，8-4输出2脚分别输出给解交织器组9-1，9-2，9-3，
9-4，并通过搜帧器组8-1，8-2，8-3，8-4输出4脚指示帧同步相关起始位置信息，解交织器组9-1，9-2，9-3，9-4均由ISE10. 1中提供的卷积码译码器软核，依照实际工程需要及相关编码器设置，通过卷积码编码器软核生成向导进行相应参数设置并生成对应网表，最终在 Xilinx原厂生产的FPGA系列产品LXC5V220型号上实现，解交织器组9_1，9_2，9_3，9_4将输入数据进行解交织处理后通过解交织器组9-1，9-2，9-3，9-4对应输出2脚分别输出给RS 译码器组10-1，10-2，10-3，10-4相应输入1脚，相应的帧同步信号由解交织器组9_1，9_2，
9-3，9-4对应输出4脚输出给RS译码器组10-1，10-2,10-3,10-4输入3脚，RS译码器组
10-1，10-2，10-3，10-4均由ISE10.1中提供的RS译码器软核，依照实际工程需要及相关编码器设置，通过RS译码器软核生成向导进行相应参数设置并生成对应网表，最终在Xilinx 原厂生产的FPGA系列产品LXC5V220型号上实现，RS译码器组10_1，10-2,10-3,10-4对输入数据进行RS译码后，通过RS译码器组10-1，10-2，10-3，10-4将译码后数据从输出2脚输出即为高速并行级联码译码器最终输出数据，此4路数据进过并串变换，即可实现串行输出。所述相位变换器6由可控反相交换器组11-1，11-2，11-3,11_4、可控延时器组 12-1，12-2，12-3，12_4、可控次序交换器13、数据调整控制器14组成。可控反相交换器组 11-1，11-2，11-3，11-4输入1，2脚分别对应连接待译码数据六、8、(、0丄1、6、!1，可控反相交换器组11-1，11-2，11-3，11-4依据数据调整控制器输出1脚通过可控反相交换器组11_1，
11-2，11-3，11-4输入5脚接入的控制反馈信号，当该信号出现上升沿时，可控反相交换器组11-1，11-2，11-3，11-4依次对输入数据进行反相、交换的8钟组合变换之一，可控反相交换器组11-1，11-2，11-3，11-4输出3，4脚将处理后的数据分别传输至可控延时器12_1，
12-2，12-3，12-4对应输入1，2脚，可控延时器组12_1，12-2,12-3,12-4依据数据调整控制器输出11、12、13、14脚通过可控反相交换器组11-1，11-2，11-3，11-4各自对应的输入5脚接入的控制反馈信号，当该信号为高电平时，通过输出3，5脚输出数据相对延迟1拍，当该信号为低电平时，通过输出3，5脚输出数据无相对延迟，可控延时器12-1，12-2，12-3，12-4 将处理后的数据通过输出3，5脚分别对应传输给可控次序交换器13输入1，2，3，4，5，6，7， 8脚，可控次序交换器13依据数据调整控制器输出17脚通过可控次序交换器13输入17 脚接入的控制反馈信号，进行相应的数据次序调整，可控次序交换器将处理后的数据通过相应输出9，10，11，12，13，14，15，16脚，输出给卷积译码器组7-1,7-2, 7-3, 7-4对应输入1 脚，2脚。数据调整控制器17通过卷积译码器组7-1，7-2，7-3，7-4输出4脚输出的误码率门限反馈信号与搜帧器组8-1，8-2，8-3，8-4输出3脚输出的帧同步指示信号，通过8路与门作为特定循环计数器复位信号，当该计数器计数达最高位时，产生一个脉冲信号，其余情况，该信号为低电平，此信号由输出1脚输出，当上述低电平持续一段时间，同时没有脉冲信号时，启动可控时延控制，此时依照帧同步信号相对延时，通过输出11，12，13，14脚控制信号分别控制数据的相对时延，当此操作结束后，通过内部触发信号，开始可控次序交换处理，此时所存各路帧同步信号后的帧头指示信息，即可产生控制信号，通过输出2脚控制可控次序交换器13，完成次序交换处理，可控次序交换器13输出9，10，11，12，13，14，15，16脚依次将处理后的数据传输给对应卷积码译码器组7-1，7-2，7-3，7-4对应输入1，2脚。本发明简要工作原理如下外部业务信号进行高速并行级联码编码时，所述高速并行级联码编码器中的分路变换器1输入端1脚与待编码输入数据通过Al通道相连，输入端2脚与输入数据相应源同步时钟信号Bl相连，其输出端3、4、5、6脚分别与RS编码器组相连，数据输出至RS编码器进行RS编码后，由其输出端2脚将各编码后的数据输出至插帧器，插帧器将输入数据经过数据插帧后输出给交织器，交织器将输入数据进行交织处理后输出给卷积码编码器，卷积码编码器对输入数据进行卷积编码后，卷积码编码器输出数据即为高速并行级联码编码器最终输出数据。接收到待译码并行数据后，所述高速并行级联码译码器中的相位变换器6输入端与待译码并行数据通过通道A2、B2、C2、D2、E2、F2、G2、H2相连，相位变换器6将输入数据码流进行相应变换后输出至卷积码译码器，卷积码译码器将输入的数据进行卷积码译码后由其输出端将各个译码后的数据流输出至搜帧器，搜帧器完成数据搜帧后，将数据输出给解交织器，解交织器将输入数据进行解交织处理后输出给RS译码器，RS译码器对输入数据进行RS译码后，输出信号即为高速并行级联码译码器最终输出数据。本发明软件编写结构如下图1中所有功能模块均可在VirtexJJQlO中实现，图2中所有功能模块均可在 Virtex_LX220中实现，并通过FPGA相应IO引脚连接输入输出数据与时钟信号从而构成本发明。
权利要求
1.高速并行级联码编码译码器，包括编码器和译码器，其特征在于所述编码器包括分路变换器(1)、第一至第四RS编码器(2-1至2-4)、第一至第四插帧器(3-1至3_4)、第一至第四交织器组(4-1至4-4)和第一至第四卷积码编码器(5-1至5-4)；所述译码器包括相位变换器(6)、第一至第四卷积码译码器(7-1至7-4)、第一至第四搜帧器(8-1至8-4)、 第一至第四解交织器(9-1至9-4)和第一至第四RS译码器(10-1至10-4)；所述分路变换器(1)的输入端口 1与待编码串行数据输入端口 Al相连，分路变换器 (1)的输入端口 2与源同步时钟输入端口 Bl相连，分路变换器(1)的输出端口 3、4、5、6分别与第一至第四RS编码器(2-1至2-4)的输入端口 1相连；第一至第四RS编码器(2-1至 2-4)的各输出端口 2分别与第一至第四插帧器(3-1至3-4)的输入端口 1相连；第一至第四插帧器(3-1至3-4)的输出端口 2分别与第一至第四交织器组(4-1至4-4)的输入端口 1相连；第一至第四交织器组(4-1至4-4)的输出端口 2分别与第一至第四卷积码编码器 (5-1至5-4)输入端口 1相连；第一至第四卷积码编码器(5-1至5-4)的输出端口 2、3分别输出已完成的编码数据；分路变换器将输入的串行数据进行串并变换处理后得到四路并行数据并分别输出至第一至第四RS编码器，第一至第四RS编码器分别将输入的数据进行RS编码后输出至第一至第四插帧器，第一至第四插帧器将RS编码器产生的最后一位校验位用固定帧头替换并将数据输出给第一至第四交织器，第一至第四交织器将输入数据进行交织处理后出给第一至第四卷积码编码器，第一至第四卷积码编码器对输入数据进行卷积码编码后，分别输出已完成的编码数据；所述相位变换器(6)的输入端口 1、2、3、4、5、6、7、8分别与解调设备输出的8路待译码并行数据相连，相位变换器(6)输出端口 9、10、11、12、13、14、15、16分别与第一至第四卷积码译码器(7-1至7-4)的输入端口 1、2相连，相位变换器(6)输入端口 17、19、21、23分别与第一至第四卷积码译码器(7-1至7-4)的输出端口 4相连，相位变换器(6)的输入端口 18、20、22、24分别与第一至第四搜帧器(8_1至8_4)的输出端口 3相连；第一至第四卷积码译码器(7-1至7-4)的输出端口 3分别与第一至第四搜帧器(8-1至8-4)的输入端口 1 相连；第一至第四搜帧器(8-1至8-4)的输出端口 2分别与第一至第四解交织器(9-1至 9-4)的输入端口 1相连，第一至第四搜帧器(8-1至8-4)的输出端口 4分别与第一至第四解交织器(9-1至9-4)对应的输入端口 3相连；第一至第四解交织器(9-1至9-4)的输出端口 2分别与第一至第四RS译码器(10-1至10-4)的输入端口 1相连，第一至第四解交织器(9-1至9-4)的输出端口 4分别与第一至第四RS译码器(10-1至10-4)的输入端口 3 相连，第一至第四RS译码器(10-1至10-4)的输出端口 2输出数据即为高速并行级联码译码器最终输出数据，并将传输给相应的后续数据接收设备；相位变换器依据第一至第四卷积码译码器及第一至第四搜帧器提供的反馈控制信号， 将解调设备输出的8路待译码并行数据进行自适应处理后，输出给第一至第四卷积码译码器，第一至第四卷积码译码器对输入数据进行卷积码译码后，将其输出给第一至第四搜帧器，第一至第四搜帧器对输入数据进行搜帧，当帧同步后将数据输出给第一至第四解交织器，第一至第四解交织器对输入数据进行解交织处理后，将数据输出给第一至第四RS译码器，第一至第四RS译码器对输入数据进行RS译码后的输出数据即为高速并行级联码译码器最终输出数据，并将传输给相应的后续数据接收设备。
2.根据权利要求1所述的高速并行级联码编码译码器，其特征在于相位变换器(6) 包括第一至第四可控反相交换器(11-1至11-4)、第一至第四可控延时器(12-1至12-4)、 可控次序交换器(13)和数据调整控制器(14)；第一至第四可控反相交换器(11-1至11-4)各输入端口 1、2分别连接待译码数据，第一至第四可控反相交换器(11-1至11-4)的输出端口 3、4分别与第一至第四可控延时器 (12-1至12-4)的输入端口 1、2相连，第一至第四可控延时器(12-1至12-4)的输出端口 3分别与可控次序交换器(13)输入端口 1、3、5、7相连，第一至第四可控延时器(12-1至 12-4)的输出端口 5分别与可控次序交换器(13)输入端口 2、4、6、8相连；可控次序交换器 (13)输出端口 9、11、13、15分别与第一至第四卷积码译码器(7-1至7-4)的输入端口 1相连，可控次序交换器(13)输出端口 10、12、14、16分别与第一至第四卷积码译码器(7_1至 7-4)的输入端口 2相连；数据调整控制器(14)输入端口 3、4、5、6分别与第一至第四卷积码译码器(7-1至7-4)的输出端口 4相连，数据调整控制器(14)输入端口 7、8、9、10脚分别与第一至第四搜帧器(8-1至8-4)的输出端口 3相连，数据调整控制器(14)输出端口 1分别与第一至第四可控反相交换器(11-1至11-4)输入端口 5相连，数据调整控制器(14)输出端口 11、12、13和14分别与第一至第四可控延时器(12-1至12-4)的输入端口 4相连， 数据调整控制器(14)的输出端口 2与可控次序交换器(13)的输入端口 17相连；第一至第四可控反相交换器依据数据调整控制器输出相应控制信号，将输入数据进行相应反相交换处理后，输出给第一至第四可控延时器，第一至第四可控延时器依据数据调整控制器输出相应控制信号，将数据进行相应延时处理后，将数据输出给可控次序交换器， 可控次序交换器依据数据调整控制器输出相应控制信号，将数据进行相应排序后，将数据输出给第一至第四卷积码译码器。
3.根据权利要求1所述的高速并行级联码编码译码器，其特征在于高速并行级联码译码器相位变换器(6)中并行数据相位模糊度消除算法、并行数据时延消除算法、并行数据随机次序消除算法。
全文摘要
本发明公开了一种高速并行级联码编码译码器，它被广泛应用于卫星通信、深空通信等系统，包括编码器和译码器，所述编码器包括分路变换器、第一至第四RS编码器、第一至第四插帧器、第一至第四交织器组和第一至第四卷积码编码器；所述译码器包括相位变换器、第一至第四卷积码译码器、第一至第四搜帧器、第一至第四解交织器和第一至第四RS译码器。本发明中编码器采用高速并行技术对高速串行数据直接进行级联码编码，并将编码后数据以并行的方式传输给调制设备；译码器对解调器输出的具有相位模糊度的并行数据直接进行级联码译码，并可以纠正由于AD采样时刻的随机性带来的并行数据次序随机性，及并行数据的随机不对齐性等问题。
文档编号H04L1/00GK102468856SQ20101053608
公开日2012年5月23日 申请日期2010年11月9日 优先权日2010年11月9日
发明者尹曼, 李聪, 李超, 王正, 王立民, 王薇, 郝志松, 陈晖 , 陈燕, 雷光雄, 韩晓娱 申请人:中国电子科技集团公司第五十四研究所