专利名称：光纤纵差保护装置及其同步通信方法
技术领域：
本发明涉及通信技术，特别是涉及一种光纤纵差保护装置及其同步通信方法的技术。
背景技术：
继电保护是电力系统安全稳定运行的重要保障，而光纤通信技术的发展使得光纤在继电保护中得到越来越广泛的应用，以光纤为媒质的电流纵差保护因有其他保护形式无法比拟的各种优点正受到越来越多的关注和推广应用。电力系统的光纤纵差保护是由处于不同位置的两台保护装置通过光纤通信交互数据，并实现采样的同步来实现纵差保护的，两台保护装置之间必须采用同步通信，且双方可以方便的在数据流中提取同步时间信息。如图2所示，现有光纤纵差保护装置都由CPU (中央处理器)、同步串行芯片、FPGA (可编程逻辑门阵列)组成，在FPGA中内置有信号调制模块和信号解调模块，信号调制模块的输出端及信号解调模块的输入端经接口转换电路连接到光纤传输通道，利用同步串行芯片来实现数据的收发及编解码，利用FPGA对串行数据进行信号调制和解调使其适合光纤传输。现有光纤纵差保护装置采用的同步串行芯片加FPGA的方式具有硬件成本高的缺陷， 而且同步串行芯片是根据HDLC协议对数据进行编码的，在编码时需要利用HDLC协议的开旗标和关旗标实现帧头和帧尾的定位，由于其开旗标和关旗标的格式均为“01111110”，为保证开旗标、关旗标的唯一性，因此在数据编码时除开、关旗标外的其他数据中每遇到5个连续的“1”就自动插入一个“0”，在数据解码时除开、关旗标外的其他数据中每遇到5个连续“ 1”就自动删除一个“0”，但是由于传输的数据是实时变化的，使得在数据帧中插入“0” 的个数也是在变化的，进而使得采用这种编码方法的数据帧长度也是不确定的，使得每帧数据传输所需的时间也不一样，因此在数据帧传输时必须先进行帧头识别实现同步，然后再延时读取数据，其软件处理过程比较复杂，软件设计比较麻烦。
发明内容
针对上述现有技术中存在的缺陷，本发明所要解决的技术问题是提供一种硬件成本低，软件设计简单的光纤纵差保护装置及其同步通信方法。为了解决上述技术问题，本发明所提供的一种光纤纵差保护装置，包括CPU和 FPGA，所述CPU设有并行通信口，所述FPGA中内置有用于将串行信号调制为光纤信号的信号调制模块，及用于将光纤信号解调为串行信号的信号解调模块，所述信号调制模块的输出端及信号解调模块的输入端各经接口转换电路连接到光纤传输通道，其特征在于所述 FPGA中还内置有发送FIFO模块、接收FIFO模块、数据帧编码模块、数据帧解码模块、并串转换模块、串并转换模块；
所述发送FIFO模块的输入端和接收FIFO模块的输出端分别连接到CPU的并行通信
Π ；所述发送FIFO模块的输出端依次连接数据帧编码模块、并串转换模块到信号调制模块的输入端；
所述信号解调模块的输出端依次连接串并转换模块、数据帧解码模块到接收FIFO模块的输入端。本发明所提供的光纤纵差保护装置的同步通信方法，其特征在于，预先将数据包的长度设为定长，并将数据包的格式设定为
帧头+数据帧+检验码+空闲码；
其中，帧头为10个“0”，帧头与数据帧之间插入一个“1”作为界标志，数据帧中的每个字节后插入一个“ 1 ”作为界标志，检验码为CRC (循环冗余)校验码，空闲码为全“ 1” ；
发送数据时，CPU先将待发送的数据送入发送FIFO模块中，再发送一个发送命令给发送FIFO模块，发送FIFO模块收到发送命令后将数据发送给数据帧编码模块，数据帧编码模块根据预设的数据包长度及格式对收到的数据进行编码打包，并将编码后的数据包发送给并串转换模块，并串转换模块将收到的数据包转换为串行信号后发送给信号调制模块，信号调制模块将串行信号调制为光纤信号后通过接口转换电路发送到光纤传输通道；
接收数据时，光纤传输通道中的光纤信号通过接口转换电路传送到信号解调模块，信号解调模块将光纤信号解调为串行信号后发送给串并转换模块，串并转换模块将串行信号转换为并行数据包后发送数据帧解码模块，数据帧解码模块根据预设的数据包长度及格式对收到的数据进行解码，解码后的数据送入接收FIFO模块中，接收FIFO模块接收数据完毕后，通过发送中断方式通知CPU，CPU收到中断后从接收FIFO模块中读取数据。本发明提供的光纤纵差保护装置及其同步通信方法，使用单一 FPGA替代了原有的同步串口芯片加FPGA的组合，能节约硬件成本，而且采用了 10个“0”作为帧头，采用了 1 个“1”作为字节之间的界标志，并在检验码至数据包尾部之间的空位中填充全“1”作为空闲码，因此无论发送的数据内容是什么，总能保证帧头的唯一性，且对于一个特定的应用来讲，其发送的数据量是一定的，因此整个数据帧的长度及传输时间也是固定的，接收端可以将整个数据帧接收完成以后再申请CPU的读取操作，能简化软件设计。
图1是本发明实施例的光纤纵差保护装置的结构框图； 图2是现有光纤纵差保护装置的结构框图。
具体实施例方式以下结合
对本发明的实施例作进一步详细描述，但本实施例并不用于限制本发明，凡是采用本发明的相似结构及其相似变化，均应列入本发明的保护范围。如图1所示，本发明实施例所提供的一种光纤纵差保护装置，包括CPU (中央处理器)和FPGA (可编程逻辑门阵列)，所述CPU设有并行通信口，所述FPGA中内置有用于将串行信号调制为光纤信号的信号调制模块，及用于将光纤信号解调为串行信号的信号解调模块，所述信号调制模块的输出端及信号解调模块的输入端各经接口转换电路连接到光纤传输通道，其特征在于所述FPGA中还内置有发送FIFO (先进先出)模块、接收FIFO (先进先出)模块、数据帧编码模块、数据帧解码模块、并串转换模块、串并转换模块；所述发送FIFO模块的输入端和接收FIFO模块的输出端分别连接到CPU的并行通信
口；
所述发送FIFO模块的输出端依次连接数据帧编码模块、并串转换模块到信号调制模块的输入端；
所述信号解调模块的输出端依次连接串并转换模块、数据帧解码模块到接收FIFO模块的输入端。 本发明实施例所提供的光纤纵差保护装置的同步通信方法，其特征在于，预先将数据包的长度设为定长，并将数据包的格式设定为 帧头+数据帧+检验码+空闲码；
其中，帧头为10个“0”，帧头与数据帧之间插入一个“1”作为界标志，数据帧中的每个字节后插入一个“ 1 ”作为界标志，检验码为CRC (循环冗余)校验码，空闲码为全“ 1” ；
发送数据时，CPU先将待发送的数据送入发送FIFO模块中，再发送一个发送命令给发送FIFO模块，发送FIFO模块收到发送命令后将数据发送给数据帧编码模块，数据帧编码模块根据预设的数据包长度及格式对收到的数据进行编码打包，并将编码后的数据包发送给并串转换模块，并串转换模块将收到的数据包转换为串行信号后发送给信号调制模块，信号调制模块将串行信号调制为光纤信号后通过接口转换电路发送到光纤传输通道；
接收数据时，光纤传输通道中的光纤信号通过接口转换电路传送到信号解调模块，信号解调模块将光纤信号解调为串行信号后发送给串并转换模块，串并转换模块将串行信号转换为并行数据包后发送数据帧解码模块，数据帧解码模块根据预设的数据包长度及格式对收到的数据进行解码，解码后的数据送入接收FIFO模块中，接收FIFO模块接收数据完毕后，通过发送中断方式通知CPU，CPU收到中断后从接收FIFO模块中读取数据。
权利要求
1.一种光纤纵差保护装置，包括CPU和FPGA，所述CPU设有并行通信口，所述FPGA中内置有用于将串行信号调制为光纤信号的信号调制模块，及用于将光纤信号解调为串行信号的信号解调模块，所述信号调制模块的输出端及信号解调模块的输入端各经接口转换电路连接到光纤传输通道，其特征在于所述FPGA中还内置有发送FIFO模块、接收FIFO模块、 数据帧编码模块、数据帧解码模块、并串转换模块、串并转换模块；所述发送FIFO模块的输入端和接收FIFO模块的输出端分别连接到CPU的并行通信口 ；所述发送FIFO模块的输出端依次连接数据帧编码模块、并串转换模块到信号调制模块的输入端；所述信号解调模块的输出端依次连接串并转换模块、数据帧解码模块到接收FIFO模块的输入端。
2.根据权利要求1所述的光纤纵差保护装置的同步通信方法，其特征在于，预先将数据包的长度设为定长，并将数据包的格式设定为帧头+数据帧+检验码+空闲码；其中，帧头为10个“0”，帧头与数据帧之间插入一个“1”作为界标志，数据帧中的每个字节后插入一个“ 1 ”作为界标志，检验码为CRC (循环冗余)校验码，空闲码为全“ 1” ；发送数据时，CPU先将待发送的数据送入发送FIFO模块中，再发送一个发送命令给发送FIFO模块，发送FIFO模块收到发送命令后将数据发送给数据帧编码模块，数据帧编码模块根据预设的数据包长度及格式对收到的数据进行编码打包，并将编码后的数据包发送给并串转换模块，并串转换模块将收到的数据包转换为串行信号后发送给信号调制模块，信号调制模块将串行信号调制为光纤信号后通过接口转换电路发送到光纤传输通道；接收数据时，光纤传输通道中的光纤信号通过接口转换电路传送到信号解调模块，信号解调模块将光纤信号解调为串行信号后发送给串并转换模块，串并转换模块将串行信号转换为并行数据包后发送数据帧解码模块，数据帧解码模块根据预设的数据包长度及格式对收到的数据进行解码，解码后的数据送入接收FIFO模块中，接收FIFO模块接收数据完毕后，通过发送中断方式通知CPU，CPU收到中断后从接收FIFO模块中读取数据。
全文摘要
一种光纤纵差保护装置及其同步通信方法，涉及通信技术领域，所解决的是降低硬件成本，简化软件设计的技术问题。该装置包括CPU和FPGA，所述FPGA中内置有信号调制模块、信号解调模块、发送FIFO模块、接收FIFO模块、数据帧编码模块、数据帧解码模块、并串转换模块、串并转换模块；所述发送FIFO模块的输入端和接收FIFO模块的输出端分别连接到CPU的并行通信口；所述发送FIFO模块的输出端依次连接数据帧编码模块、并串转换模块到信号调制模块的输入端；所述信号解调模块的输出端依次连接串并转换模块、数据帧解码模块到接收FIFO模块的输入端。本发明提供的装置，硬件成本低，软件设计简单。
文档编号H04J3/06GK102158282SQ20101057484
公开日2011年8月17日 申请日期2010年12月6日 优先权日2010年12月6日
发明者王成修 申请人:上海申瑞电力科技股份有限公司