专利名称：电视信号解码系统的数字锁相环的制作方法
技术领域：
本实用新型涉及视频解码领域，特别涉及电视信号解码过程使用的数字锁相环。
背景技术：
目前，电视信号编码系统中的CVBS (复合视频信号)信号中存在一些非标准的信 号源，比如VTR、VCRs，这些非标准的信号源每行的时间并不完全相同，比如，VCRs行与行的 时间差高至100ns。另外，即使CVBS信号是标准的信号源，由于噪声的存在，使得sync脉冲 边沿不稳定，每行之间的时间也会有微小的差别，行、场同步信号没有严格对齐。因此，要使 电视信号解码系统解码出稳定的视频图像，必须产生这样一个理想时钟一，该时钟每行的 采固定的点数；二，每行采得的第一个点的位置一样。现今主要用数字锁相环来跟踪行、场 同步信号的变化，从而产生上述的理想时钟，其对于电视信号解码系统有着至关重要的作 用。具体地，数字锁相环主要功能是从输入的CVBS信号或Y信号中还原出精确的行、 场同步信号，产生与数据、行同步头严格同步的时钟。所述时钟用于控制后续信号处理(电 视信号解码系统中的色度副载波还原模块、YC分离模块，以及色度解调模块等都以所述时 钟为基准时钟)，只有在所述时钟与数据、行同步头严格同步时，画面显示的时候才不会闪 烁，视频图像较为稳定。传统的数字锁相环如图1所示，环路产生的时钟，即模拟锁相环190的输出，控制 模数转换器110对输入的复合视频信号进行采样，计数器160对采样过程中一行采到的点 进行计数得到一计数值，当计数器160的计数值跟一行应采样的理想值有较大差距时，选 择器150选择粗鉴相模块140进行粗鉴相，否则选择器150选择精细鉴相模块130进行精 细鉴相。当选择粗鉴相模块140时，输出的相差仅与计数值有关，当选择精细鉴相模块130 时，相差不仅与计数值有关，同时与输入的复合视频信号有关，为了去除高频的影响，复合 视频信号进入精细鉴相模块130之前，先用低通滤波器120滤波。精细鉴相模块130采用 加高斯窗的方法，高斯窗的位置由计数值决定。精细鉴相模块130以及粗鉴相模块140输 出的相差通过环路滤波器170，环路滤波器170的目的是平滑相差，防止出现相差变化太大 而出现系统不稳定。直接数字频率合成器180的目的是把环路滤波器170输出的相差值映 射成频率的变化，产生相应的时钟信号，该时钟信号经过模拟锁相环倍频后产生系统时钟， 控制模数转换器110采样，完成反馈环路。直至精细鉴相模块130输出的相差为零时，系统 稳定。上述传统的数字锁相环用一个计数器160计数，该计数器160不但用作鉴相方式 的选择，同时也决定了精细鉴相过程中高斯窗的位置，该计数器160在每个行同步头到来 时开始计数，计一个固定值LinePixel ( 一行应采到的理想点数)后加高斯窗，从而得到精 细鉴相相差。正是由于这种计数方式在每行同步头到来时复位，所以用行同步头到高斯窗 中心点位置这段时间来反映此时系统时钟一行的时间(即用当前时钟采LinePixel个点的 时间)存在着误差，所以，高斯鉴相的结果并不能精确的表征此时系统时钟与理想时钟(如上所述，下同)频率和相位的差异。因此，有必要提供一种改进的电视信号解码系统的数字锁相环来克服现有技术的 缺陷。
发明内容本实用新型的目的是提供一种电视信号解码系统的数字锁相环，其高斯鉴相的结 果能精确反映系统时钟与理想时钟频率和相位的差异。为了实现上述目的，本实用新型提供了一种电视信号解码系统的数字锁相环，包 括模数转换器、粗鉴相模块、精细鉴相模块、第一选择器、第一环路滤波器、直接数字频率合 成器以及模拟锁相环，所述精细鉴相模块的第一输入端连接所述模数转换器的输出端，输 出端分别连接所述第一选择器的第一输入端；所述粗鉴相模块的输出端连接所述第一选择 器的第二输入端；所述第一选择器的输出端依次通过所述第一环路滤波器、直接数字频率 合成器以及所述模拟锁相环连接所述模数转换器的控制端，所述数字锁相环还包括第一计 数器和第二计数器，所述第一计数器的输入端连接所述模数转换器的输出端，输出端连接 所述精细鉴相模块的第二输入端；第二计数器的输入端连接所述模数转换器的输出端，输 出端连接所述粗鉴相模块的输入端和所述第一选择器的控制端。在本实用新型的一个实施例中，所述数字锁相环还包括同步判决器，所述同步判 决器的第一输入端连接所述第一计数器的输出端、第二输入端连接所述第二计数器的输出 端，输出端连接所述第一计数器的控制端。在本实用新型的另一个实施例中，所述数字锁相环还包括低通滤波器，所述精细 鉴相模块的第一输入端通过所述低通滤波器连接所述模数转换器的输出端。在本实用新型的再一个实施例中，所述直接数字频率合成器包括晶振、离散时间 振荡器、正弦查找表、数模转换器、带通滤波器以及过零比较器，所述晶振连接所述离散时 间振荡器的控制端以及所述数模转换器的控制端。所述离散时间振荡器的输出端连接所述 正弦查找表的输入端，同时反馈回所述离散时间振荡器的第一输入端，所述正弦查找表的 输出端依次通过所述数模转换器、带通滤波器与所述过零比较器连接，所述正弦查找表的 位宽比所述数模转换器的精度高3比特或4比特。在实用新型的又一个实施例中，所述正弦查找表存储有0度至45度的正余弦值。与现有技术相比，本实用新型电视信号解码系统的数字锁相环采用两个计数器独 立计数，第一计数器每计LinePixel后复位，第二计数器每次sync到来时复位，第二计数器 决定鉴相的方式，其计数的是当前时钟下每行的采样的点数，第一计数器决定高斯窗的位 置，其计数的是目前第LinePixel点的位置(即第LinePixel点与sync点的距离)，这种计 数方式在每计LinePixel后复位，所以用第LinePixel点与sync点的距离这段时间可以正 确反映高斯窗对sync点的偏移量，高斯鉴相的结果能精确表征此时系统时钟与理想时钟 频率和相位的差异。另外，在系统调整过程中，定时检测两计数器值，当发现不满足预设的判决机制 时，同步判决器让第一计数器与第二计数器同步。这种鉴相的方式使鉴相的相差更好的反 映出系统时钟与理想时钟频率与相位的差异，同时，两个计数器之间的同步机制有效保证 了系统的稳定性，防止系统在信号切换或者突变时不收敛。[0015]此外，在直接数字频率合成器中，为了减小输出时钟的抖动，本实用新型利用直接 数字频率合成器的离散时间振荡器截位造成的杂散噪声和数模转换器的量化噪声的关系， 适当的扩大正弦查找表样点数，从而使杂散刚好淹没在的量化噪声中。再者，所述正弦查找表只存放了 0-45度的正余弦值，只需根据三角函数的折叠公 式便可以查到0-360度的正弦值，从而大大的节省查找表的面积。通过以下的描述并结合附图，本实用新型将变得更加清晰，这些附图用于解释本 实用新型的实施例。
图1为传统电视信号解码系统的数字锁相环的电路框图。图2为本实用新型电视信号解码系统的数字锁相环的电路框图。图3为图2所示数字锁相环的粗鉴相模块的电路框图。图4为图2所示数字锁相环环的精细鉴相模块的电路框图。图5a_5c展示了图4所示精细鉴相模块中系统时钟的快慢和高斯窗位置的关系。 其中，斜线表示sync脉冲下降沿，斜线上方表示后肩，斜线下方表示sync区。钟形曲线表 示高斯窗，箭头表示加窗的位置。两个黑点表示最靠近下降沿中间电平的两个采样点，其中 第二个黑点为sync点。图6为图2所示数字锁相环环的第一环路滤波器的电路框图。图7为图2所示数字锁相环的直接数字频率合成器的电路框图。图8为图7所示直接数字频率合成器中数模转换器输出信号的频谱图。图9为图7所示直接数字频率合成器中带通滤波器幅频响应，以及带通滤波器输 出频谱图。图IOa-IOd分别为图7所示直接数字频率合成器的正弦查找表在6bit、8bit、 IObit和12bit情况下，离散时间振荡器产生正弦波的频谱图。图中，横坐标为频率，单位 MHz，纵坐标为幅度，单位dB。图11为图2所示数字锁相环的模拟锁相环的电路框图。图12展示了本实用新型数字锁相环的系统时钟调整过程中系统时钟的快慢和高 斯窗位置的关系。
具体实施方式
现在参考附图描述本实用新型的实施例，附图中类似的元件标号代表类似的元 件。本实用新型电视信号解码系统的数字锁相环包括模数转换器210(ADC， Analog-to-Digital Converter)、低通滤波器 220、第一计数器 261 (Counterl)、第二计 数器262 (Coimterf)、同步判决器263、粗鉴相模块240、精细鉴相模块230、第一选择器 250、第一环路滤波器270 (LoopFilter)、直接数字频率合成器280 (DDS，Direct Digital Synthesizer)、以及模拟锁相环 290 (APLL, Analog PhaseLocked Loop)。下面说明本实用新型数字锁相环的工作原理。所述模数转换器210用来将模拟的复合视频信号(CVBS信号)转换成数字信号。
5所述低通滤波器220用于滤除所述模数转换器210转换成的CVBS数字信号的高频成分。所 述第二计数器262用于根据所述模数转换器210的输出值决定选择精细鉴相模块230还是 粗鉴相模块240。所述第一计数器261用于根据所述模数转换器210的输出值决定高斯窗 的位置。所述同步判决器263用于在第一计数器261的计数值与第二计数器262的计数值 相差大于预设阈值时使第一计数器261与第二计数器262同步。所述精细鉴相模块230用 于反映系统时钟(模拟锁相环290的输出时钟)和理想时钟频率和相位的精确差异，并输 出相差。所述粗鉴相模块240用于反映系统时钟和理想时钟频率的大致差异，并输出相差。 所述第一选择器250用于对精细鉴相模块230和粗鉴相模块240进行选择。所述环路滤波 器的作用是对输出的相差进行平滑处理，以避免系统因相差变化较快而不能稳定。所述直 接数字频率合成器280的作用是将平滑处理后的相差映射成频率的变化。所述模拟锁相环 290的作用是将变化的频率倍频后作为所述模数转换器210的采样时钟。下面分别详细说明数字锁相环各组成部分的详细电路以及功能实现。所述模数转换器210的精度在9比特以上，用来将模拟的CVBS信号转换成数字信 号。所述低通滤波器220的输入端连接所述模数转换器210的输出端。所述低通滤波 器220截止频率为SOOKHz。所述低通滤波器220有两个作用一是滤除所述模数转换器210 转换成的CVBS数字信号的高频成分，去除高频信号的干扰，二是对小信号进行锁相(当信 号很小时，此时噪声不能忽略，噪声的存在必然造成高斯鉴相不准确)。所述第一计数器261和第二计数器262的输入端均连接所述模数转换器210的输 出端，所述第一计数器261的输出端连接所述同步判决器263的第一输入端。所述第二计数 器262的输出端连接素数同步判决器263的第二输入端。所述同步判决器263的输出端连 接所述第一计数器261的控制端。所述第二计数器262每次sync点(sync点是指CVBS信 号sync脉冲下降沿(图5a中的折线)中间电平过后采到的第一个点，即图5a中从左自右 第二个黑点)到来时复位，其计数的是当前时钟下每行的采样的点数，并决定选择精细鉴 相模块230还是粗鉴相模块240 ；第一计数器261每计固定值LinePixel (固定值LinePixel 是指理想时钟一行应采样的点数)后复位，其计数的是目前第LinePixel点的位置(即第 LinePixel点与sync点的距离)，进而决定高斯窗的位置。当第二计数器262的计数值与 固定值LinePixel相差大于预设的阈值时，系统时钟跟理想时钟的频率相差较大，则选择 粗鉴相模块240，此时第一计数器261不工作，鉴相的结果只与第二计数器262的计数值有 关，与此时CVBS信号没有关系；当第二计数器262的计数值与固定值LinePixel相差小于 或等于预设的阈值时，系统时钟跟理想时钟的频率相差较小，则选择精细鉴相模块230，此 时第一计数器261始计数，起始点为该sync点，高斯鉴相的结果与第一计数器261、CVBS信 号有关。在系统调整过程中，一旦发现两计数器的值相差大于预设阈值时，同步判决器263 使第一计数器261与第二计数器262同步，以保证系统稳定工作，防止系统在信号切换或者 突变时不收敛。所述粗鉴相模块240用于反映系统时钟和理想时钟频率的大致差异，其输入端连 接所述第二计数器262的输出端。图3为图2所示数字锁相环环的粗鉴相模块240的电路 框图。如图3所示，所述粗鉴相模块240包括减法器241、比较器243、第二选择器242、移位 寄存器244。所述减法器241的减数端连接所述第二计数器262的输出端，被减数端为固定值LinePixel。第二选择器242的第一输入端连接所述减法器241的输出端，第二输入 端连接所述第二计数器262的输出端，输出端连接所述移位寄存器244的输入端，移位寄存 器244的输出端连接第一选择器250的第二输出端。所述比较器243的第一输入端连接所 述第二计数器262的输出端，第二输入端连接固定数值LinePixel/2，输出端连接所述选择 器的控制端。当所述第二计数器262的输出值小于固定数值LinePixel/2时，第二选择器 242输出所述第二计数器262的值，否则，第二选择器242输出固定值LinePixel与第二计 数器262输出值的差值。所述移位寄存器244将所述第二选择器242输出的值左移M位。继续图2，所述精细鉴相模块230用于反映系统时钟和理想时钟频率和相位的精 确差异，其第一输入端连接所述低通滤波器220的输出端，第二输入端连接所述第一计数 器261的输出端。图4为图2所示数字锁相环的精细鉴相模块230的电路框图。如图4所 示，所述精细鉴相模块230包括缓冲器231和高斯窗单元232。所述缓冲器231的输入端 连接所述低通滤波器220的输出端，控制端连接所述第一计数器261的输出端，输出端连接 所述高斯窗单元232的输入端，所述高斯窗单元232的输出端连接第一选择器250的第一 输入端。所述缓冲器231存放以所述第一计数器261复位处为中心的采样点，采样点的个 数与高斯窗长度相同，用一固定值减去缓冲器231存放的采样点后，再与高斯窗单元232的 高斯窗参数相乘后相加，所得的结果为高斯鉴相的相差。该固定值为后肩电平与sync电平 的平均值(即图5a中两黑点的中间电平)。高斯窗的目的是加大中心点的权重，使鉴相的 结果更精细地反映出高斯窗的中心相对于sync点的位置。图5a_5c展示了图4所示精细 鉴相模块230中系统时钟的快慢和高斯窗位置的关系。如图5a，如果第一计数器261记到 LinePixel时的位置(高斯窗的中心)位于sync脉冲下降沿的中间(sync点)，高斯鉴相 的相差为0，此时，系统时钟的频率和相位与理想时钟的频率和相位完全同步；如图5b，如 果第一计数器261记到LinePixel时的位置位于sync点之前，高斯鉴相的结果为负，此时， 系统时钟的频率相对于理想时钟的频率偏快；如图5c，如果第一计数器261记到LinePixel 时的位置位于sync点之后，高斯鉴相的结果为正，此时，系统时钟的频率相对于理想时钟 的频率偏慢。继续图2，所述第一选择器250用于选择精细鉴相模块230和粗鉴相模块240。其 第一输入端连接所述精细鉴相模块230的输出端，第二输入端连接所述粗鉴相模块240的 输出端，控制端连接所述第二计数器262的输出端。继续图2，所述第一环路滤波器270的输入端连接所述第一选择器250的输出端。 所述环路滤波器的作用是对鉴相的相差进行平滑处理，以避免系统因相差变化较快而不能 稳定。图6为图2所示数字锁相环环的第一环路滤波器270的电路框图。如图6所示，所 述第一环路滤波器270包括第一加法器271、第二加法器275、第一增益单元272 (Kp)、第二 增益单元276 (Ki)、限幅器274、延迟单元273。所述第一加法器271的第一输入端通过所述 第一增益单元272Kp连接所述第一选择器250的输出端。所述第二加法器275的第一输入 端连接所述第一选择器250的输出端，输出端通过第二增益单元276Ki连接所述第一加法 的第二输入端。另外，所述第二加法器275的输出端依次通过所述延迟单元273 (ζ—1)、所述 限幅器274连接所述第二加法器275的第二输入端。所述第一增益单元272 (Kp)、第二增益 单元276 (Ki)的增益参数Kp、Ki决定了整个系统的稳定性，以及系统调节的快慢。第二加 法器275、限幅器274和延迟单元273构成积分器，对积分器限幅，是为了防止积分器累积值太大，而造成资源不必要的浪费。该积分器的工作状态是振荡后逐渐稳定，根据反馈原理， 只要当此积分器大于某一个阈值，该积分器同样可以稳定。继续图2，所述直接数字频率合成器280的输入端连接所述第一环路滤波器270的 输出端。所述直接数字频率合成器280的作用是平滑处理后的相差映射成频率的变化。图7 为图2所示数字锁相环环的直接数字频率合成器280的电路框图。如图7所示，所述直接数 字频率合成器280包括晶振281、离散时间振荡器282 (DTO，Discrete Time Oscillator)、 正弦查找表283、数模转换器284(DAC，Digita-to-Analog Converter)、带通滤波器285、过 零比较器286。所述晶振281连接所述离散时间振荡器282的控制端以及所述数模转换器 284的控制端。所述离散时间振荡器282是一个累加器，其输出端连接所述正弦查找表283 的输入端，同时反馈回所述离散时间振荡器282的第一输入端。所述离散时间振荡器282 的第二输入端是一个固定步长inc，第三输入端连接所述第一环路滤波器270的第一加法 器271的输出端。所述正弦查找表283的输出端连接所述数模转换器284的输入端，所述 数模转换器284的输出端连接所述带通滤波器285的输入端，所述带通滤波器285的输出 端连接所述过零比较器286的输入端。下面对直接数字频率合成器280的各个组成部分进行详细说明。当系统相差为0 时，第一环路滤波器270的输出为0，此时直接数字频率合成器280的离散时间振荡器282 没有输入，其会以固定步长inc累加，超过一固定数值后取模继续累加。假设离散时间振荡 器282为N比特，则此固定数值为2N。离散时间振荡器282以固定步长inc累加，当累加值
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超过固定数值2N便取模。这样离散时间振荡器282的输出值其实就是归一化频率为y的
正弦波的相位。正弦查找表283将离散时间振荡器282输出的相位映射成幅度。正弦查找 表283只存放了 0-45度的正余弦值，根据三角函数的折叠公式可以查找到0-360度的正余 弦值，从而大大的节省查找表283的面积。假设正弦查找表283为m比特，此时把离散时间
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振荡器282的输出值截取高位的m比特，得到了归一化频率为y的正弦波。由于离散时间
振荡器282的工作时钟由晶振281提供，假设晶振281的频率为F。s。，正弦查找表283输出 的正弦波的频率为fdt。，两个频率之间的关系为
_4] fdtO = fOSC^W 数模转换器284将数字的正弦波转换为模拟信号。所述带通滤波器285滤除模拟 信号中的直流信号，并抑制数模转换器284引入的镜像频率(数模转换器284可以看作插 值的过程，采样频率由晶振281的频率F。s。升频到无穷大，镜像的位置出现在k*F。s。士fdt。，k =1,2,3...,镜像的幅度呈sine函数衰减，如图8所示)，减小直接数字频率合成器280的 时钟抖动jitter。图9为图8所示数模转换器284经过带通滤波器285后的频谱图，以及 带通滤波器285的幅频响应曲线。其中虚线表示带通滤波器285幅频响应曲线，实线为带 通滤波器285输出的频谱图。所述带通滤波器285为6阶Butterworth带通滤波器285。 所述模拟信号经所述带通滤波器285处理后成为平滑的正弦波，所述正弦波经所述过零比 较器286处理后成为频率为fdt。的时钟信号。所述离散时间振荡器282的截位带来的杂散
噪声影响直接数字频率合成器280时钟抖动jitter，这些杂散噪声杂散在^范围内，有的紧靠基频信号，带通滤波器285无法滤除。另外，离散时间振荡器282以及数模转换器284 会带来量化噪声，影响直接数字频率合成器280时钟抖动jitter。综上所述，带通滤波器285之前的噪声(影响直接数字频率合成器280时钟抖动 jitter)有三个来源，一是离散时间振荡器282的量化噪声，二是离散时间振荡器282的杂 散噪声，三是数模转换器284的量化噪声。为了减小直接数字频率合成器280输出时钟的抖动，本实用新型利用离散时间振 荡器282截取的位宽造成的杂散噪声和数模转换器284的量化噪声的关系，适当的扩大正 弦查找表283的样点数，从而使杂散噪声刚好淹没在数模转换器284的量化噪声中。详细 地，如果正弦查找表283的样点数过小，杂散的位置明显高于数模转换器284量化噪声的位 置，造成直接数字频率合成器280产生的时钟有较大的抖动jitter ；如果正弦查找表283 的样点数适当(离散时间振荡器282截取的位宽适当，使得丢弃的数值更加随机，可以有效 的抑制杂散)，则离散时间振荡器282的杂散噪声小，刚好被数模转换器284的量化噪声淹 没，此时为最佳；如果正弦查找表283的样点数过大，则离散时间振荡器282量化噪声非常 小，但数模转换器284DAC的量化噪声明显高于离散时间振荡器282的量化噪声，造成资源 不必要的浪费。因此，正弦查找表283的位宽应比数模转换器284的精度高3、4比特，如当 数模转换器为6比特精度，选取9、10比特查找表(512、1024样点数)为佳。图IOa-IOd分 别为图7所示直接数字频率合成器280的正弦查找表283在6bit、8bit、IObit和12bit情 况下，离散时间振荡器282产生正弦波的频谱图。如图IOa-IOd所示，当查找表283为6bit 时，离散时间振荡器282产生的杂散噪声多，幅度很大，其中圆圈所示的最大杂散仅比基频 信号小35dB，随着查找表283的扩大，杂散的分布变得稀疏且幅度减小，当查找表283扩大 到12bit，杂散噪声几乎没有，噪声平均分布。继续图2，所述模拟锁相环290的输入端连接所述直接数字频率合成器280的输 出端，输出端连接所述模数转换器210的控制端。所述模拟锁相环290的作用是将所述 直接数字频率合成器280产生的时钟倍频后作为所述模数转换器210的采样时钟。图11 为图2所示数字锁相环环的模拟锁相环290的电路框图。如图11所示，所述模拟锁相环 290包括鉴频鉴相器291、第二环路滤波器292、压控振荡器293 (VCO，Voltage Controlled Oscillator)、分频器294。所述鉴频鉴相器291的第一输入端连接所述直接数字频率合成 器280的过零比较器286的输出端，输出端连接所述第二环路滤波器292的输入端。所述 第二环路滤波器292的输出端连接所述压控振荡器293的输入端。所述压控振荡器293的 输出端连接所述分频器294的输入端。所述分频器294的输出端连接所述鉴频鉴相器291 的第二输入端。另外，所述压控振荡器293的输出端还连接所述模数转换器210的控制端， 作为所述模数转换器210的采样时钟。所述鉴频鉴相器291比较所述分频器294输出的时 钟和所述直接数字频率合成器280输出的时钟，从而得到二者之间的相差，将相差发送到 所述第二环路滤波器292，第二环路滤波器292对所述相差进行滤波后，通过所述压控振荡 器293产生出需要的系统时钟，作为模数转换器210的采样时钟，同时，所述压控振荡器293 产生的时钟经所述分频器294分频后连接到鉴频鉴相器291，再次与直接数字频率合成器 280产生的时钟进行频率和相位的比较，完成所述模拟锁相环290的反馈环路。由上可知，本实用新型数字锁相环不同于传统方式之处在于，本数字锁相环采用 两个计数器独立计数，第一计数器261每计LinePixel后复位，第二计数器262每次sync到来时复位，第二计数器262决定鉴相的方式，第一计数器261决定高斯窗的位置。在系统 调整过程中，定时检测两计数器值，当发现不满足预设的判决机制时，同步判决器263让第 一计数器261与第二计数器262同步。这种鉴相的方式使鉴相的相差更好的反映出系统时 钟与理想时钟频率与相位的差异，同时，两个计数器之间的同步机制有效保证了系统的稳 定性，防止系统在信号切换或者突变时不收敛。另外，在直接数字频率合成器280中，为了减小输出时钟的抖动jitter，本实用新 型利用DTO截位造成的杂散噪声和DAC的量化噪声的关系，适当的扩大查找表283的样点 数，从而使杂散刚好淹没在DAC的量化噪声中。查找表283只存放了 0-45度的正余弦值， 只需根据三角函数的折叠公式便可以查到0-360度的正弦值，从而大大的节省查找表283 的面积。以下举例阐释本实用新型数字锁相环的工作原理。假设，系统时钟需要27MHz， 输入的CVBS信号为PAL制式，固定值LinePixel为1728，离散时间振荡器282的累加 步长inc为1152000，离散时间振荡器282为22bit，正弦查找表283为libit，数模转 换器284为Sbit精度，晶振281的频率F。s。为24. 576MHz，模拟锁相环290完成4倍频 的功能。若离散时间振荡器282无输入时，离散时间振荡器输出的正弦波频率fdt。为
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=Gf^F = 1152000/2Λ22*24.576ΜΗΖ=6·75ΜΗΖ ,选取 libit 正弦查找表 283 和 Sbit
正弦查找表283，则数模转换器284可以得到低频附近比较干净的正弦信号，此时第一个镜 像位置为F。s。-fdt。= (24. 576-6. 75)MHz。带通滤波器285对该处镜像进行有效的抑制。直 接数字频率合成器280输出6. 75MHz时钟，模拟锁相环290完成4倍频功能，输出27MHz的 时钟。该27MHz的时钟控制模数转换器210的采样。第二计数器262的值为1728 (固定值 LinePixel)，此时进入精细鉴相模块230，由于输入信号时理想源，此时的时钟也是精确的 27MHz时钟，精细鉴相模块230中高斯鉴相的结果为0。然而实际并非上述理想的情况，甚 至有的非标准源如VCR或VTR，每行的时间差异最大可达100ns，这时，就必须用数字锁相环 去跟踪。比如，第二计数器262的值为2000，即时钟偏快，进入粗调模式，粗鉴相模块240输 出一个很大的负值，第一环路滤波器270平滑后，将这个负值作为直接数字频率合成器280 的离散时间振荡器282的输入，此时离散时间振荡器282的累加步长inc变小，输出正弦波 频率减小，系统时钟减慢，到第二计数器262的值小于或等于预设阈值时，此时进入精细鉴 相模块230，此时的时钟仍然太快，相差仍然为负，系统时钟进一步减慢，直到高斯鉴相的结 果为正后，系统才会朝相反的方向调整，最终实现数字锁相环产生的时钟与理想时钟同频 同相。图12展示了本实用新型数字锁相环的系统时钟调整过程系统时钟的快慢和高斯窗 位置的大致关系图。从左自右依次为时钟过快；时钟减慢，但仍然偏快；时钟进一步减小， 时钟偏慢；时钟加快，高斯鉴相为0，系统稳定。以上结合最佳实施例对本实用新型进行了描述，但本实用新型并不局限于以上揭 示的实施例，而应当涵盖各种根据本实用新型的本质进行的修改、等效组合。
权利要求一种电视信号解码系统的数字锁相环，包括模数转换器、粗鉴相模块、精细鉴相模块、第一选择器、第一环路滤波器、直接数字频率合成器以及模拟锁相环，所述精细鉴相模块的第一输入端连接所述模数转换器的输出端，输出端分别连接所述第一选择器的第一输入端；所述粗鉴相模块的输出端连接所述第一选择器的第二输入端；所述第一选择器的输出端依次通过所述第一环路滤波器、直接数字频率合成器以及所述模拟锁相环连接所述模数转换器的控制端，其特征在于，还包括第一计数器和第二计数器，所述第一计数器的输入端连接所述模数转换器的输出端，输出端连接所述精细鉴相模块的第二输入端；第二计数器的输入端连接所述模数转换器的输出端，输出端连接所述粗鉴相模块的输入端和所述第一选择器的控制端。
2.如权利要求1所述的电视信号解码系统的数字锁相环，其特征在于，还包括同步判 决器，所述同步判决器的第一输入端连接所述第一计数器的输出端、第二输入端连接所述 第二计数器的输出端，输出端连接所述第一计数器的控制端。
3.如权利要求1所述的电视信号解码系统的数字锁相环，其特征在于，还包括低通滤 波器，所述精细鉴相模块的第一输入端通过所述低通滤波器连接所述模数转换器的输出 端。
4.如权利要求1所述的电视信号解码系统的数字锁相环，其特征在于，所述直接数字 频率合成器包括晶振、离散时间振荡器、正弦查找表、数模转换器、带通滤波器以及过零比 较器，所述晶振连接所述离散时间振荡器的控制端以及所述数模转换器的控制端，所述离 散时间振荡器的输出端连接所述正弦查找表的输入端，同时反馈回所述离散时间振荡器的 第一输入端，所述正弦查找表的输出端依次通过所述数模转换器、带通滤波器与所述过零 比较器连接，所述正弦查找表的位宽比所述数模转换器的精度高3比特或4比特。
5.如权利要求1所述的电视信号解码系统的数字锁相环，其特征在于，所述正弦查找 表存储有0度至45度的正余弦值。
专利摘要本实用新型公开了一种电视信号解码系统的数字锁相环，包括模数转换器、粗鉴相模块、精细鉴相模块、第一选择器、第一环路滤波器、直接数字频率合成器、模拟锁相环、第一计数器、第二计数器以及同步判决器。本实用新型数字锁相环采用两个计数器独立计数(第一计数器、第二计数器)，鉴相模块输出的相差能准确反映系统时钟与理想时钟频率与相位的差异；同步判决器在不满足预设的判决机制时使两计数器同步，能有效保证系统的稳定性，防止系统在信号切换或突变时不收敛；直接数字频率合成器的正弦查找表进行了适当扩大，使杂散刚好淹没在量化噪声中。正弦查找表存放了0-45度的正余弦值，根据三角函数的折叠公式可以查到0-360度的正弦值，大大节省查找表的面积。
文档编号H04N7/26GK201726497SQ20102017862
公开日2011年1月26日 申请日期2010年5月4日 优先权日2010年5月4日
发明者任宇林, 宁骏, 廖红伟, 张宁, 李文杰 申请人:武汉光华芯科技有限公司