专利名称：一种用于在cpri接口中切换时钟的方法与设备的制作方法
技术领域：
本发明涉及通信技术领域，尤其涉及一种用于在CPRI接口中切换时钟的技木。
背景技术：
现有的移动通信基站中，基带处理単元(BBU)的调制解调器板(Modem board)和控制板(Controller board)，通常使用FPGA来实现CPRI接ロ，以传输用户平台和控制平台的数据。从端CPRI接ロ的參考时钟是来自锁相环(PLL)设备的输出。在初始阶段，锁相环设备以稳定的參考时钟。。—,ef运行，该參考时钟由本地晶体振荡器提供。当系统启动吋，FPGA从端CPRI接ロ从接收到的控制板的高速串行数据流中恢复出恢复时钟fM。Mf。随后，调制解调器板中的CPU软件向锁相环设备写入配置字，以将本地晶体振荡器的參考时钟も。。
切换至恢复时钟Mf。调制解调器板和控制板的主从CPRI接ロ系统达到同步状态。然而，由此将不可避免地引入參考时钟的抖动(JITTER)。此外，由于这两个主从CPRI接ロ的时钟域的频率和相位不同，锁相环的输出时钟也会改变。同吋，FPGA的并串-串并转换器也将无法适应这种改变，导致在时钟切換后，该从端CPRI接ロ无法正常工作，该BBU系统的同步失败。
发明内容
本发明的目的是提供一种用于在CPRI接ロ中切换时钟的方法与设备。根据本发明的ー个方面，提供了ー种在CPRI接口中进行时钟切换的方法，其中，该方法包括:a检测从端CPRI接ロ的接ロ状态；b当所述接ロ状态为预定状态，检测恢复时钟的状态是否稳定；c当所述恢复时钟的状态稳定，将待提供至锁相环的參考时钟从本地參考时钟切换为所述恢复时钟。根据本发明的另ー个方面，还提供了ー种在CPRI接口中进行时钟切换的切换设备，其中，该设备包括:接ロ检测装置，用于检测从端CPRI接ロ的接ロ状态；时钟检测装置，用于当所述接ロ状态为预定状态，检测恢复时钟的状态是否稳定;时钟切換装置，用于当所述恢复时钟的状态稳定，将待提供至锁相环的參考时钟从本地參考时钟切换为所述恢复时钟。与现有技术相比，本发明在系统运行吋，由FPGA自身检测恢复时钟，当发现时钟异常吋，及时切换时钟，使得基站BBU模块具有恢复能力，该锁相环不会发生失锁的情況，增强了时钟系统的稳定性。
通过阅读參照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显:图1示出根据本发明ー个方面的用于在CPRI接口中切换时钟的设备示意图；图2示出根据本发明一个优选实施例的用于在CPRI接口中切换时钟的设备示意图；图3示出根据本发明另ー个方面的用于在CPRI接口中切换时钟的方法流程图。附图中相同或相似的附图标记代表相同或相似的部件。
具体实施例方式下面结合附图对本发明作进ー步详细描述。图1示出根据本发明ー个方面的用于在CPRI接口中切换时钟的设备示意图；切换设备I包括接ロ检测装置101、时钟检测装置102和时钟切换装置103。其中，接ロ检测装置101检测从端CPRI接ロ的接ロ状态。具体地，该接ロ检测装置101检测从端CPRI接ロ的接ロ状态，如检测该接ロ状态是否为预定状态，即，检测该CPRI接ロ所对应的FPGA中的串并-并串接ロ是否从接收到的控制板的高速串行数据流中恢复出恢复时钟。当所述接ロ状态为预定状态，时钟检测装置102检测恢复时钟是否稳定。具体地，时钟检测装置102根据接ロ检测装置101所检测出的接ロ状态，当该接ロ状态为预定状态，即表明该串并-并串接ロ已经成功从该高速串行数据流中恢复出恢复时钟，该时钟检测装置102随即检测该恢复时钟是否稳定。当所述恢复时钟的状态稳定吋，时钟切换装置103将參考时钟从本地參考时钟切换为所述恢复时钟。具体地，当该时钟检测装置102检测出该恢复时钟的状态稳定，则该时钟切换装置103将參考时钟从本地參考时钟切换为该恢复时钟。在此,该本地參考时钟由本地晶体振荡器生成；该參考时钟为提供给锁相环的參考时钟。随后，该锁相环根据该參考时钟，生成系统时钟，并将该系统时钟提供至该从端CPRI接ロ。优选地，切换设备I还包括数据检测装置(未示出)，该数据检测装置检测所述从端CPRI接ロ的数据接收状态；其中，当所述接ロ状态为预定状态，时钟检测装置102结合所述数据接收状态，检测所述恢复时钟是否稳定。具体地，数据检测装置检测该从端CPRI接ロ的数据接收状态，当该数据接收状态为正常状态，或该数据接收的误码率在预定范围之内，表示该从端CPRI接ロ的数据接收状态正常，则随后，时钟检测装置102根据该从端CPRI接ロ的数据接收状态为正常，再结合接ロ检测装置101所检测出的该从端CPRI接ロ的接ロ状态为预定状态，检测该恢复时钟是否稳定；当该恢复时钟稳定时，时钟切換装置103将參考时钟从本地參考时钟切换为所述恢复时钟。优选地，切换设备I还包括重置装置(未示出)，该重置装置根据所述參考时钟的时钟切換，重置所述从端CPRI接ロ所对应的FPGA。具体地，重置装置根据该參考时钟的时钟切换，重置该从端CPRI接ロ所对应的FPGA，如重置该FPGA中的串并-并串转换器，以重新接收来自控制板/CPRI主接ロ的高速数据流。例如，当对该提供至锁相环的參考时钟进行切換之后，该锁相环所生成的系统时钟也将变化，则重置装置根据该变化后的系统时钟，重置该CPRI接ロ所对应的FPGA，随后，该切换设备I再检测从端CPRI接ロ的接ロ状态所对应的恢复时钟；进ー步地，该切换设备I检测该从端CPRI接ロ的数据接收状态是否正常，若该接收状态正常，则结束操作，若该接收状态不正常，则该切换设备I重复执行接ロ检测装置101、时钟检测装置102和时钟切換装置103所执行的操作。图2示出根据本发明一个优选实施例的用于在CPRI接口中切换时钟的设备示意图；该切换设备I包括所述从端CPRI接ロ所对应的FPGA，如该FPGA中所包括的时钟转换控制器执行该切换设备I如上所述的操作。如图2所示，该时钟转换控制器检测从端CPRI接ロ的接ロ状态，当该接ロ状态为预定状态，即表明该串井-井串接ロ已经成功从该高速串行数据流中恢复出恢复时钟frec_ref,该时钟转换控制器随即检测该恢复时钟し。—M是否稳定，并基于锁相环的锁定信号(Lock)，决定參考时钟是否从本地參考时钟f\。。切換为该恢复时钟。如当该时钟转换控制器决定将切换该參考时钟fMf，则该时钟转换控制器输出低电平信号，该參考时钟fMf即从本地參考时钟も。。M切换为该恢复时钟fM。;若该时钟转换控制器决定仍然使用fMf，则该时钟转换控制器输出高电平信号。图3示出根据本发明ー个方面的用于在CPRI接口中切换时钟的设备示意图。在步骤SI中，切换设备I检测从端CPRI接ロ的接ロ状态。具体地，在步骤SI中，切换设备I检测从端CPRI接ロ的接ロ状态，如检测该接ロ状态是否为预定状态，即，检测该CPRI接ロ所对应的FPGA中的串并-并串接ロ是否从接收到的控制板的高速串行数据流中恢复出恢复时钟。当所述接ロ状态为预定状态，在步骤S2中，切换设备I检测恢复时钟是否稳定。具体地，在步骤S2中，切换设备I根据在步骤SI中所检测出的接ロ状态，当该接ロ状态为预定状态，即表明该串并-井串接ロ已经成功从该高速串行数据流中恢复出恢复时钟，在步骤S2中，切换设备I随即检测该恢复时钟是否稳定。当所述恢复时钟的状态稳定时，在步骤S3中，切换设备I将參考时钟从本地參考时钟切换为所述恢复时钟。具体地，当在步骤S2中，切换设备I检测出该恢复时钟的状态稳定，则在步骤S3中，切换设备I将參考时钟从本地參考时钟切换为该恢复时钟。在此，该本地參考时钟由本地晶体振荡器生成；该參考时钟为提供给锁相环的參考时钟。随后，该锁相环根据该參考时钟，生成系统时钟,并将该系统时钟提供至该从端CPRI接ロ。优选地，在步骤S4 (未示出)中，切换设备I检测所述从端CPRI接ロ的数据接收状态；其中，当所述接ロ状态为预定状态，在步骤S2中，切换设备I结合所述数据接收状态，检测所述恢复时钟是否稳定。具体地，在步骤S4中，切换设备I检测该从端CPRI接ロ的数据接收状态，当该数据接收状态为正常状态，或该数据接收的误码率在预定范围之内，表示该从端CPRI接ロ的数据接收状态正常，则随后，在步骤S2中，切换设备I根据该从端CPRI接ロ的数据接收状态为正常，再结合在步骤SI中所检测出的该从端CPRI接ロ的接ロ状态为预定状态，检测该恢复时钟是否稳定；当该恢复时钟稳定时，在步骤S3中，切换设备I将參考时钟从本地參考时钟切换为所述恢复时钟。优选地，在步骤S5(未示出)中，切换设备I根据所述參考时钟的时钟切换，重置所述CPRI接ロ所对应的FPGA。具体地，在步骤S5中，切换设备I根据该參考时钟的时钟切换，重置该CPRI接ロ所对应的FPGA，如重置该FPGA中的串并-并串转换器，以重新接收来自控制板/CPRI主接ロ的高速数据流。例如，当对该提供至锁相环的參考时钟进行切換之后，该锁相环所生成的系统时钟也将变化，则在步骤S5中，切换设备I根据该变化后的系统时钟，重置该CPRI接ロ所对应的FPGA，随后，该切换设备I再检测从端CPRI接ロ的接ロ状态所对应的恢复时钟；进ー步地，该切换设备I检测该从端CPRI接ロ的数据接收状态是否正常，若该接收状态正常，则结束操作，若该接收状态不正常，则该切换设备I重复步骤S1、S2 和 S3。对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此g在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此夕卜，显然“包括” ー词不排除其他単元或步骤，单数不排除复数。装置权利要求中陈述的多个单元或装置也可以由ー个单元或装置通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。
权利要求
1.ー种在CPRI接口中进行时钟切换的方法，其中，该方法包括: a检测从端CPRI接ロ的接ロ状态； b当所述接ロ状态为预定状态，检测恢复时钟的状态是否稳定；c当所述恢复时钟的状态稳定,将待提供至锁相环的參考时钟从本地參考时钟切换为所述恢复时钟。
2.根据权利要求1所述的方法，其中，该方法还包括: -检测所述从端CPRI接ロ的数据接收状态； 其中，所述步骤b包括: -当所述接ロ状态为预定状态，结合所述数据接收状态，检测所述恢复时钟是否稳定。
3.根据权利要求1或2所述的方法，其中，该方法还包括: -根据所述參考时钟的时钟切换，重置所述从端CPRI接ロ所对应的FPGA。
4.根据权利要求1至3所述的方法，其中，该方法由所述从端CPRI接ロ所对应的FPGA执行。
5.ー种在CPRI接口中进行时钟切换的切换设备，其中，该设备包括: 接ロ检测装置，用于检测从端CPRI接ロ的接ロ状态； 时钟检测装置，用于当所述接ロ状态为预定状态，检测恢复时钟的状态是否稳定； 时钟切換装置，用于当所述恢复时钟的状态稳定，将待提供至锁相环的參考时钟从本地參考时钟切换为所述恢复时钟。
6.根据权利要求1所述的切换设备，其中，该设备还包括: 数据检测装置，用于检测所述从端CPRI接ロ的数据接收状态； 其中，所述时钟检测装置用干: -当所述接ロ状态为预定状态，结合所述数据接收状态，检测所述恢复时钟是否稳定。
7.根据权利要求5或6所述的切换设备，其中，该设备还包括: 重置装置，用于根据所述參考时钟的时钟切換，重置所述从端CPRI接ロ所对应的FPGA。
8.根据权利要求5至7所述的切换设备，其中，该设备包括所述从端CPRI接ロ所对应的 FPGA。
全文摘要
本发明的目的是提供一种用于在CPRI接口中切换时钟的方法与设备；通过检测从端CPRI接口的接口状态；当所述接口状态为预定状态，检测恢复时钟的状态是否稳定；当所述恢复时钟的状态稳定，将待提供至锁相环的参考时钟从本地参考时钟切换为所述恢复时钟。与现有技术相比，本发明在系统运行时，由FPGA自身检测恢复时钟，当发现时钟异常时，及时切换时钟，使得基站BBU模块具有恢复能力，该锁相环不会发生失锁的情况，增强了时钟系统的稳定性。
文档编号H04W56/00GK103139899SQ20111039064
公开日2013年6月5日 申请日期2011年11月30日 优先权日2011年11月30日
发明者何虎刚, 周代彬 申请人:上海贝尔股份有限公司