专利名称：一种跳频信号发生器及确定频率控制字的方法
技术领域：
本发明涉及跳频通信技术领域，尤其涉及一种跳频信号发生器及确定频率控制字的方法。
背景技术：
跳频通信的突出优点是抗干扰性强，其抗干扰的机理是在频率域中不断地改变载波频率进行收发双方预先约定好的通信。跳频通信中载波频率改变的规律，叫做跳频图案；跳频图案是时间和频率的函数。图1为一个跳频图案的示意图，图1中的横轴为时间、纵轴为频率，如图1所示，它表明什么时间采用什么频率进行通信。跳频图案的性能对跳频通信系统的性能有着决定性的影响，直接影响到系统的抗截获、抗干扰、同步性能以及系统的组网能力，如果跳频图案设计得不好，即使跳频通信系统的硬件电路设计得非常出色，也很难达到抗干扰的目的。在跳频系统中，用于产生频率变化的载波的装置叫做跳频器，跳频器由两个部分构成:跳频序列发生器和频率合成器。跳频序列发生器产生伪随机性好的跳频序列，也就是跳频图案；频率合成器按照跳频图案产生频谱纯度好的、频率快速切换的载波。在现有技术中，采用如下方式设计信号发生器及进行跳频处理:采用可编程逻辑阵列FPGA (Field Programmable Gate Array,现场可编程门阵列)和DDS(Direct Digital Synthesizer,直接数字式频率合成器)技术,实现了一种跳频信号发生器，它采用处理器+FPGA的硬件架构，工作原理如下:数字信号处理器DSP (Digital Signal Processing，数字信号处理)将用户设置的跳频参数配置给FPGA ;跳频所用的频率控制字列表预先存放在DDR2DRAM(DDR2 =DoubleData Rate 2,双倍数据速率 2 ;DRAM:Dynamic Random Access Memory,动态随机存取存储器)中；FPGA内部实现DDS功能，由存储控制模块访问DDR2DRAM，通过取点控制模块取出频率控制字，并由DDS按照频率控制字输出相应频率的波形；DAC(Digital AnalogConverter，数模转换器)完成数模转换；随后经过滤波、幅度放大、衰减、偏移等处理后输出频率跳变的载波。该方案的跳频图案产生机理为:DSP预先生成跳频图案所包含的频率控制字列表，并通过FPGA存放在DDR2 DRAM中；跳频开始后，FPGA从DDR2 DRAM中顺序的取出频率控制字，并送给内部的DDS模块，从而产生频率变化的波形。图2为FPGA内部取点控制模块的示意图，如图2所示，FPGA内部取点控制模块包含三个计数器，计数器A用于控制从DRAM中读取频率控制字的地址；计数器B用于控制读取频率控制字的速度；计数器C用于控制频率控制字的使用速度，即跳频速率。还包含一个FIFO (First In First Out，先进先出)，用于缓存频率控制字。通常，在现有技术中，认为一个好的跳频图案一般会考虑以下几点:1、跳频图案本身的随机性要好。随机性好，则抗干扰能力强。2、跳频图案的密钥量要大，要求跳频图案的数目要足够多。这样抗破译的能力强。
3、跳频图案的复杂程度要求尽可能高、跳频周期长，这样使干扰方很难从序列的很小一个局部完全恢复出整体。4、为了有更多的跳频图案供用户使用，要求跳频序列集合中的序列模式尽可能多。对照上述因素，发明人注意到:现有技术的方案是用DSP预先将频率控制字按照某种序列格式编排成表，并存储到DRAM中；然后由FPGA顺序的从DRAM中取出送给DDS。因此，这种跳频图案的产生方式存在如下不足:1、跳频周期短。跳频周期或者说跳频长度，是指频率控制字列表输出一遍的时间。由于FPGA采用顺序取点的方式，造成跳频周期短。举例说来，假设DRAM存储了一千万个频率控制字，然后以短波跳频电台中常见的每秒100跳的速度跳频，则跳频周期约为1.15天，在军事通信中这么短的跳频周期是非常危险的。2、为了增加跳频周期，对该方案而言，只能使用更大容量、更多颗粒的DRAM，以存放更多的频率控制字。这样会显著增加系统成本、设计复杂度，效果也很有限。3、虽然DSP可以对频率控制字按照m序列、M序列或者其它序列模式进行编排，组成具有伪随机性的频率控制字列表，但由于跳频周期短，这些跳频序列本来所具有的伪随机性也失去了意义。4、如果用户要求更改跳频序列模式，则DSP需要对所有的频率控制字重新编排，造成软件负担大；而且，DSP与FPGA之间的通信带宽通常都不高，为了把编排后的频率控制字表通过FPGA写入到DRAM中需要耗费较长的时间。因此，系统响应速度慢。
发明内容
本发明实施例中提供了一种跳频信号发生器及确定频率控制字的方法，用以提高跳频图案产生的随机性。本发明实施例提供了一种跳频信号发生器，包括:存储器，用于存储频率控制字列表；跳频序列产生器，用于产生序列并确定跳频序列模式，根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址后，发送至存储器控制器；存储器控制器，用于根据跳频序列产生器送至的读地址从存储器中取出频率控制字。较佳地，还可以进一步包括:跳频速度控制模块，用于通过计数器产生频率切换使能信号用以控制跳频序列产生器产生序列的速度。较佳地，跳频速度控制模块还可以进一步用于在产生频率切换使能信号时，根据配置的跳频速率控制字产生频率切换使能信号。较佳地，跳频序列产生器还可以进一步用于在确定跳频序列模式时，所述跳频序列模式是通过处理器配置的，在产生序列时，产生的序列的阶数高于存储器的地址位宽。较佳地，跳频序列产生器还可以进一步用于在确定跳频序列模式时，所述跳频序列模式是通过处理器配置的，所述跳频序列模式包括伪随机序列模式和/或顺序序列模式。
本发明实施例还提供了一种确定频率控制字方法，包括如下步骤:产生序列并确定跳频序列模式；根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址；根据读地址从存储器中取出频率控制字。较佳地，还可以进一步包括:通过计数器产生频率切换使能信号用以控制产生序列的速度。较佳地，在产生频率切换使能信号时，还可以根据配置的跳频速率控制字产生频率切换使能信号。较佳地，产生的序列的阶数可以高于存储器的地址位宽。较佳地，所述跳频序列模式可以包括伪随机序列模式和/或顺序序列模式。本发明实施例中提供的一种跳频信号发生器及确定频率控制字的方法，具有随机性好、跳频周期长、电路简单等特点。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中:图1为背景技术中一个跳频图案的示意图；图2为背景技术中FPGA内部取点控制模块的示意图；图3为本发明实施例中跳频信号发生器的结构示意图；图4为本发明实施例中跳频信号发生器的硬件结构和FPGA内部模块示意图；图5为本发明实施例中确定频率控制字方法实施流程示意图；图6为本发明实施例中FPGA与处理器产生跳频信号的实施流程示意图；图7为本发明实施例中跳频序列产生器内部框示意图；图8为本发明实施例中60阶m序列产生原理示意图。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。本发明实施例中，仍然采用FPGA+处理器的结构，但跳频图案的产生方式与图2的跳频图案产生方式完全不同，这种差异体现在两方面，一是FPGA内部功能模块不同，二是相应的处理器处理方式也不同。本发明实施例产生跳频信号的构思在于:处理器将用户设置的频率控制字列表通过FPGA存放到DRAM，然后由FPGA按照某种跳频序列模式从DRAM中取出频率控制字，并由DDS模块输出相应频率的跳频信号。下面进行具体详细说明。图3为本发明实施例中跳频信号发生器的结构示意图，如图3所示，跳频信号发生器中可以包括:存储器302，用于存储频率控制字列表；
跳频序列产生器315，用于产生序列并确定跳频序列模式，根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址后，发送至存储器控制器；存储器控制器313，用于根据跳频序列产生器送至的读地址从存储器中取出频率控制字。实施中，跳频信号发生器中还可以进一步包括:跳频速度控制模块314，用于通过计数器产生频率切换使能信号用以控制跳频序列产生器产生序列的速度。实施中，跳频速度控制模块可以进一步用于在产生频率切换使能信号时，根据配置的跳频速率控制字产生频率切换使能信号。实施中，跳频序列产生器可以进一步用于在确定跳频序列模式时，所述跳频序列模式是通过处理器配置的，在产生序列时，产生的序列的阶数高于存储器的地址位宽。实施中，跳频序列产生器可以进一步用于在确定跳频序列模式时，所述跳频序列模式是通过处理器配置的，所述跳频序列模式包括:伪随机序列模式和/或顺序序列模式。下面以实例进行详细说明。图4为跳频信号发生器的硬件结构和FPGA内部模块示意图，在跳频信号发生器，FPGA是产生跳频信号的核心装置，如图4所示，各部分功能可以如下:处理器及外围设备301，可以包括用于系统控制的处理器(具体实施中可以采用DSP或者其它通用的处理器)，用于辅助处理器工作的存储器，用于连接上位机或者网络的LAN (Local Area Network,局域网络)、GPIB (General-Purpose Interface Bus,通用接口总线)、USB (Universal Serial BUS,通用串行总线)等总线接口模块,用于人机交互的显示屏和键盘等等；这些系统控制设备具有通用性，对于本领域技术人员来说是容易了解的，因此图4中没有——画出；DRAM存储器302，用于存储频率控制字列表；当然，也可以采用其它类型的存储器件，例如SRAM(Static Random Access Memory,静态随机存取存储器)、Flash等,这对于本领域技术人员来说是容易了解的；时钟源303，用于为整个装置提供高精度的稳定时钟，实施中，测试测量设备中的时钟源频率可以按通常的设置选用IOMHz ；FPGA芯片304，跳频信号输出的核心装置，用于将处理器配置的频率控制字列表存入到存储器DRAM ;按照跳频图案产生频率变化的跳频信号；DAC芯片305，数模转换芯片，用于将FPGA送出的数字格式的波形数据转换为模拟量，再经过模拟通道处理后输出；模拟通道306，用于对DAC输出的模拟量作进一步处理，包括滤波、衰减、放大等。下面对FPGA内部工作的实施进行详细说明。从图4可以看出，FPGA内部可以划分为6个功能模块，各模块功能可以如下:通信接口模块311，用于实现FPGA芯片与处理器之间的通信，将处理器发来的指令转发给FPGA内部其它模块。时钟模块312，用于对时钟源提供的参考时钟进行频率合成，为内部其它模块提供工作时钟。存储器控制器313，用于在开始输出波形前，将处理器送来的频率控制字列表321存入DRAM存储器302中；然后根据跳频序产生器送来的读地址331，从DRAM存储器302中取出频率控制字332，送给DDS模块316 ；跳频速度控制模块314，采用计数器实现，用于根据处理器配置的跳频速率控制字322产生频率切换使能信号333给跳频序列产生器315 ;频率切换使能信号333是一个高电平有效的脉冲，其周期代表了跳频速度；跳频序列产生器315，用于以频率切换使能信号333产生各种序列，根据处理器配置的跳频序列模式323，从产生的序列中选择一种序列送给存储器控制器，作为DRAM存储器302的读地址。实施中，跳频序列采用伪随机序列实现，具有伪随机的特性；从频率控制字列表上取出的频率控制字也是伪随机变化的，因此，基于本发明实施例产生的跳频图案是伪随机的。DDS模块316，用于根据频率控制字产生相应频率的波形并输出给DAC芯片305。具体实施中，DDS模块316由相位累加器和波形存储器构成。本发明实施例中FPGA采用累加器和内嵌存储器分别实现了这二者，从而实现DDS功能。相位累加器按照频率控制字累力口，决定输出波形的频率；波形存储器可以由处理器预先配置一个周期的波形样点324，然后按照相位累加器产生的读地址输出波形。基于同一发明构思，本发明实施例中还提供了一种确定频率控制字的方法，下面进行详细说明。图5为确定频率控制字方法实施流程示意图，如图所示，可以包括如下步骤:步骤501、产生序列并确定跳频序列模式；步骤502、根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址；步骤503、根据读地址从存储器中取出频率控制字。实施中，还可以进一步包括:通过计数器产生频率切换使能信号用以控制产生序列的速度。实施中，在产生频率切换使能信号时，可以根据配置的跳频速率控制字产生频率切换使能信号。实施中，产生的序列的阶数可以高于存储器的地址位宽。实施中，跳频序列模式可以包括:伪随机序列模式和/或顺序序列模式。下面以图4中的跳频信号发生器对跳频信号的产生为实例进行说明，需要说明的是，本实施例仅是为了便于本领域技术人员理解如何实施本发明，但不意味着跳频信号的产生只能由图4中的跳频信号发生器产生，事实上，由本发明构思可以知道，只要能够根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址，进而根据该读地址从存储器中取出频率控制字的设备元器件均可实施跳频信号的产生；同理，对于频率切换使能信号的产生、DDS的处理等，也一样可以选用能够实现相应功能的设备元器件，而不仅限于仅是图4的跳频信号发生器中的跳频速度控制器、DDS等可以实现，这对于本领域技术人员来说是容易了解的。图6为FPGA与处理器产生跳频信号的实施流程示意图，如图所示，可以包括如下步骤:步骤601、处理器通过FPGA内部的通信模块往DDS模块的波形存储器写入一个周期的波形样点，即图4中的324;步骤602、处理器给FPGA配置跳频参数，包括跳频速度控制字322、跳频序列模式323 ；步骤603、处理器将用户设置的频率控制字列表321通过FPGA写入到DRAM ；步骤604、以上参数、波形、列表配置完成后，可以开始输出跳频信号；步骤605、FPGA内部的跳频速度控制器控制产生频率切换使能信号；以此频率切换使能信号产生各种跳频序列，并从中取出一个作为DRAM的读地址；步骤606、按照跳频序列从DRAM中取出频率控制字；步骤607、DDS模块根据频率控制字产生相应频率的波形，也就产生了频率变化的跳频信号。下面对具体的实施方式再进行详细说明。在本发明实施中，跳频图案的性能，主要是依赖于伪码的性质。所以选择伪码序列成为获得好的跳频图案的关键。为了有更多的跳频图案供用户使用，就需要跳频序列集合中的序列模式尽可能多。本发明实施例中可以支持m序列、M序列、RS序列等伪随机序列模式；为了调试方便、或者某些教学上的应用，还可以支持顺序序列模式，也就是按照频率控制字列表的顺序取出频率控制字。图7为跳频序列产生器内部框示意图，如图7所示，在本发明实施例的跳频序列产生器内部结构中，可以在频率切换使能信号的控制下、利用多级触发器构成的移位寄存器和反馈逻辑就可以分别实现m序列、M序列、RS序列。图8为60阶m序列产生原理示意图，以60阶m序列为例说明m序列的产生原理。60阶的m序列的本原多项式为:χ6°+χ59+1。因此将60阶移位寄存器的第60、59个触发器的结果作模2加后反馈给第I级，即可实现60阶m序列。为了产生足够长周期的伪随机序列的周期，序列的阶数可以高于DRAM的地址位宽，因此可以按照DRAM的地址位宽将序列的高位进行截位。顺序模式下使用一个计数器产生读地址，计数器的位宽等于DRAM的地址位宽，因此不需要截位。本发明实施中还可以扩展使用其它伪随机序列模式，例如Bent序列、GMW序列等。采用FPGA产生这些序列是比较容易的，在此不一一说明。根据处理器配置的跳频序列模式，从截位后的序列中选择一个，作为DRAM的读地址即可。由上述实施例可见，按本发明实施例提供的技术方案，处理器只需将用户设置的频率控制字列表配置给DRAM，此后即使用户修改跳频序列模式，处理器也无需重新产生频率控制字列表。这样可大大减轻软件的负担，提高系统响应速度。同时，跳频序列由FPGA内部产生的好处是使得跳频周期很长。以60阶m序列为例，即使跳频速度是每秒I万跳，则跳频周期依然可以高达10万年。远远超过一般跳频通信系统的10年长度的跳频周期。由于跳频序列由FPGA产生，按本发明实施例提供的技术方案，不需要通过增加频率控制字的个数以及DRAM的容量来延长跳频周期。在本发明实施例提供的技术方案中，跳频序列模式可以非常丰富，可以支持m序列、M序列、RS序列，也可以很容易的扩展到其它伪随机序列模式，另外还可以保持顺序序列的方式。而对于同一张频率控制字列表，采用不同的跳频序列模式，就可产生不同的跳频图案。跳频图案本身的随机性越大，则抗干扰能力也越强。在本发明实施例提供的技术方案中，由于对各种伪随机序列的使用，使得基于本发明的跳频图案具有良好的伪随机性。在本发明实施例提供的技术方案中，采用DDS作为频率合成器，使得跳频信号发生器具有跳频速度快、跳频带宽宽、频率分辨率高的特点。在本发明实施例提供的技术方案中，由于采用了处理器和FPGA的架构，具有集成化程度高、体积小、调试简单等特点。总之，本发明实施例提供的技术方案不仅可应用于测试测量领域的跳频信号发生器，对于跳频通信系统也是一个有益的参考。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种跳频信号发生器，其特征在于，包括: 存储器，用于存储频率控制字列表； 跳频序列产生器，用于产生序列并确定跳频序列模式，根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址后，发送至存储器控制器； 存储器控制器，用于根据跳频序列产生器送至的读地址从存储器中取出频率控制字。
2.如权利要求1所述的跳频信号发生器，其特征在于，进一步包括: 跳频速度控制模块，用于通过计数器产生频率切换使能信号用以控制跳频序列产生器产生序列的速度。
3.如权利要求2所述的跳频信号发生器，其特征在于，跳频速度控制模块进一步用于在产生频率切换使能信号时，根据配置的跳频速率控制字产生频率切换使能信号。
4.如权利要求1至3任一项所述的跳频信号发生器，其特征在于，跳频序列产生器进一步用于在确定跳频序列模式时，所述跳频序列模式是通过处理器配置的，在产生序列时，产生的序列的阶数高于存储器的地址位宽。
5.如权利要求1至3任一项所述的跳频信号发生器，其特征在于，跳频序列产生器进一步用于在确定跳频序列模式时，所述跳频序列模式是通过处理器配置的，所述跳频序列模式包括伪随机序列模式和/或顺序序列模式。
6.一种确定频率控制字的方法，其特征在于，包括如下步骤: 产生序列并确定跳频序列模式； 根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址； 根据读地址从存储器中取出频率控制字。
7.如权利要求6所述的方法，其特征在于，进一步包括: 通过计数器产生频率切换使能信号用以控制产生序列的速度。
8.如权利要求7所述的方法，其特征在于，在产生频率切换使能信号时，根据配置的跳频速率控制字产生频率切换使能信号。
9.如权利要求6至8任一项所述的方法，其特征在于，产生的序列的阶数高于存储器的地址位宽。
10.如权利要求6至8任一项所述的方法，其特征在于，所述跳频序列模式包括伪随机序列模式和/或顺序序列模式。
全文摘要
本发明公开了一种跳频信号发生器及确定频率控制字的方法，该跳频信号发生器包括存储器，用于存储频率控制字列表；跳频序列产生器，用于产生序列并确定跳频序列模式，根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址后，发送至存储器控制器；存储器控制器，用于根据跳频序列产生器送至的读地址从存储器中取出频率控制字。该确定频率控制字的方法包括产生序列并确定跳频序列模式；根据跳频序列模式从产生的序列中选取一种序列作为存储器的读地址；根据读地址从存储器中取出频率控制字。本发明具有随机性好、跳频周期长、电路简单等特点。
文档编号H04B1/7136GK103178871SQ20111043153
公开日2013年6月26日 申请日期2011年12月21日 优先权日2011年12月21日
发明者丁新宇, 王悦, 王铁军, 李维森 申请人:北京普源精电科技有限公司