专利名称：用于基于数据速率的变化来改变周期信号的技术的制作方法
技术领域：
本发明涉及电子电路并且更具体地涉及用于基于数据速率的变化来改变周期信号的技术。
背景技术：
可以通过传输线向接收器传输高速数字数据流而无伴随时钟信号。接收器中的时钟和数据恢复(CDR)电路根据近似频率参考信号生成一个或者多个时钟信号、然后将时钟信号与数据流中的转变相位对齐。接收器使用时钟信号以对数据流中的位进行采样。快捷外围部件互连(PC1-E)是用于个人计算机的计算机扩展卡标准。PC1-E 1.0支持2.5千兆位每秒(Gbps)的数据速率。PC1-E2.0支持5Gbps的数据速率。数据信号的数据速率指示数据信号中的每时间单位的位周期数目。传输器初始地开始以2.5Gbps的PC1-E1.0数据速率向接收器传输数据信号。随后，传输器和接收器尝试将数据速率增加至基于PC1-E 2.0的5Gbps以减少传输系统的功率消耗并且增加传输系统的性能。接收器中的CDR电路基于数据速率的增加提供时钟信号的频率的对应增加。图1图示现有技术的时钟和数据恢复(CDR)电路100的例子，该CDR电路可以响应于接收的数据信号的数据速率的变化来调整时钟信号的频率。CDR电路100包括鉴频鉴相器(PFD)电路101、复用器电路102、电荷泵电路104、低通滤波器(LPF)电路105、压控振荡器(VCO)电路106、L计数器电路107、M计数器电路108、计数器电路109、复用器电路110、鉴相器(PD)电路111、N计数器电路112和锁定检测电路114。N计数器电路112划分参考时钟信号REFCLK的频率以生成周期分频时钟信号RCKD。向鉴频鉴相器电路101的输入提供时钟信号RCKD。时钟信号可以是任何类型的周期信号。鉴频鉴相器(PFD) 101将时钟信号RCKD的相位和频率与周期反馈时钟信号FBCLK的相位和频率进行比较以生成误差信号UPPF和DNPF。误差信号UPPF和DNPF表示时钟信号RCKD和FBCLK的相位和频率之间的差值。复用器102包括两个2比I复用器。初始地，复用器102被配置用于向电荷泵104分别提供误差信号UPPF和DNPF作为误差信号UP和
DN0电荷泵104将UP和DN误差信号转换成模拟控制电压Va。向VCO 106的控制输入提供控制电压να。低通滤波器105衰减控制电压Va的高频分量。VCO 106生成4个周期输出时钟信号VCO [3:0]。VCO 106响应于控制电压Va的变化来调整时钟信号VC0[3:0]的相位和频率。向L计数器电路107的输入传输输出的时钟信号VC0[3:0]。L计数器电路107将时钟信号VC0[3:0]的频率除以分频值以生成4个周期时钟信号CLKL [3:0]。设置L计数器电路107的分频值以能被1、2、4或者8除尽。M计数器电路108将时钟信号CLKL[3:0]之一的频率除以分频值以生成反馈时钟信号FBCLK。设置M计数器电路108的分频值以能被1、4、5、8、10、16、20或者25除尽。PFD 101、复用器102、电荷泵104、低通滤波器105、VCO 106和计数器107-108形成锁相环(PLL)，该PLL调整时钟信号FBCLK的相位和频率以使FBCLK的相位和频率与时钟信号RCKD的相位和频率匹配。锁定检测器电路114响应于误差信号UPPF和DNPF指示时钟信号RCKD和FBCLK在锁定状态中在相位上对齐并且具有相同频率使Lock信号有效。向复用器110的输入和向计数器电路109的输入提供L计数器107生成的时钟信号CLKL [3:0]。计数器电路109将时钟信号CLKL [3:0]的频率除以2以在复用器110的附加输入生成4个周期时钟信号CLKC[3:0]的频率。复用器110初始地被配置用于向H) 111的输入提供计数器109的输出时钟信号CLKC[3:0]作为4个周期反馈时钟信号CLKOUT [3:0]。鉴相器(PD)Ill比较差分输入数据信号DXP/DXN的相位与反馈时钟信号CLKOUT[3:0]的相位。4个时钟信号CLKOUT[3:0]具有O°、90°、180°和270°的相对相位。PD 111生成表示在差分输入数据信号DXP/DXN的相位与时钟信号CLKOUT[3:0]的相位之间的差值的误差信号UPro和DNPD。向复用器102的输入传输误差信号UPF1D和DNPD。在Lock信号已经被有效之后，复用器102被重新配置用于向电荷泵104分别提供鉴相器111的输出误差信号UPH)和DNPD作为误差信号UP和DN。⑶R电路100然后响应于输入数据信号DXP/DXN的相位的变化来调整反馈时钟信号CLKOUT[3:0]的相位。输入数据信号DXP/DXN的数据速率在从PC1-E 1.0改变成PC1-E 2.0时倍增。复用器110然后由控制信号SW重新配置用于向PD 111的输入提供时钟信号CLKL[3:0]作为4个反馈时钟信号CLKOUT [3:0]。作为结果，时钟信号CLKOUT [3:0]的频率增加至它们的初始频率的2倍，但是VCO 106的输出时钟信号VC0[3:0]的频率保持不变。⑶R电路100中的PLL在输入数据信号DXP/DXN的数据速率倍增之后保持于锁定状态中。也向去串行化器(deserializer)电路提供时钟信号 CLKOUT[3:0]。
发明内容
根据一些实施例，一种电路包括相位检测电路、相位调整电路和采样器电路。相位检测电路比较第一周期信号的相位与第二周期信号的相位以生成控制信号。相位调整电路使第二周期信号的相位和第三周期信号的相位基于控制信号的变动而改变。采样器电路响应于第三周期信号对数据信号采样以生成采样的数据信号。该电路改变第三周期信号的频率以对应于数据信号的数据速率在基于至少三个数据传输协议的至少三个不同数据速率之间的变化。本发明的各种目的、特征和优点将在考虑以下具体描述和附图时变得清楚。
图1图示现有技术的时钟和数据恢复(CDR)电路的例子，该CDR电路响应于接收的数据信号的数据速率的变化来调整时钟信号的频率。图2A图示根据本发明的一个实施例的时钟和数据恢复(CDR)电路的例子。
图2B图示根据本发明的一个实施例的图2中所示鉴相器和采样器电路的例子。图3图示根据本发明的一个实施例的图2A中所示有限状态机(FSM)中的同步电路的例子。图4示出如下状态图，该状态示根据本发明的一个实施例的图2A中所示有限状态机的三个不同状态。图5图示根据本发明的一个实施例的图2A中所示去串行化器电路的例子。图6图示根据本发明的一个实施例的门电路的例子，该门电路控制图2中所示锁定检测电路生成的信号。图7是图示根据本发明的一个实施例的图2A中所示信号中的一些信号的波形例子的时序图。图8是可以包括本发明的方面的现场可编程门阵列(FPGA)的简化部分框图。图9示出可以实现本发明的技术的示例数字系统的框图。
具体实施例方式第三代快捷外围部件互连(PC1-E) 3.0标准支持8兆位每秒(Gbps)的数据速率。PC1-E 1.0、PC1-E 2.0和PC1-E 3.0标准是支持三个不同数据速率的三个数据传输协议。如上文描述的那样，初始地，传输器开始以2.5Gbps的PC1-E 1.0数据速率向接收器传输数据。然后，传输器尝试将数据速率增加至基于PC1-E 2.0的5Gbps或者基于PC1-E 3.0的SGbps以减少功率消耗并且增加传输系统的性能。然而接收器中的图1中所示现有技术的时钟和数据恢复(CDR)电路100没有用于基于数据速率增加至SGbps来提供时钟信号CLKOUT[3:0]的频率的对应增加的能力。PC1-E 3.0支持的8Gbps数据速率不是PC1-E 1.0支持的2.5Gbps数据速率的倍数。可以改变M计数器108的分频值(例如从25改变成40)以支持将差分输入数据信号DXP/DXN的数据速率从2.5Gbps或者5Gbps增加至8Gbps。然而在改变M计数器108的分频值时，⑶R电路100中的锁相环(PLL)退出锁定状态。在⑶R电路100中的PLL退出锁定状态之后，时钟信号RCKD和FBCLK的相位不再对齐，以及/或者时钟信号RCKD和FBCLK不再具有相同频率。在退出锁定状态之后，⑶R电路100中的PLL通过调整时钟信号VC0[3:0]和FBCLK的相位和频率来尝试返回到锁定状态。对VC0[3:0]的频率的调整引起输出时钟信号CLKOUT[3:0]的频率的变化。输出时钟信号CLKOUT[3:0]的频率的变化可能在去串行化器或者其它接收输出时钟信号CLKOUT [3:0]的电路系统中引起误差。图2A图示根据本发明的一个实施例的时钟和数据恢复(CDR)电路200的例子。CDR电路200生成基于差分输入数据信号DXP/DXN中的位周期的周期输出时钟信号CLKLl [3:0]。⑶R电路200的输出时钟信号CLKLl [3:0]用来对输入数据信号DXP/DXN进行采样。CDR电路200可以改变它的输出时钟信号CLKl [3:0]的频率以对应于输入数据信号DXP/DXN的数据速率在基于三个不同数据传输协议的三个不同数据速率之间的变化。作为例子，⑶R电路200可以生成输出时钟信号CLKLl [3:0]的三个不同频率。输出时钟信号CLKLl [3:0]的三个不同频率用来以三个不同数据速率对差分输入数据信号DXP/DXN中的数据进行采样。例如，输出时钟信号CLKL1[3:0]的三个不同频率可以用来分别以根据PC1-E 1.0、2.0和3.0标准的数据速率2.5Gbps、5Gbps和8Gbps对输入数据信号DXP/DXN中的数据进行采样。在输入数据信号DXP/DXN的数据速率从三个PC1-E标准之一改变成三个PC1-E标准中的另一 PC1-E标准时，⑶R电路200将输出时钟信号CLKLl [3:0]的频率改变成可以用来以新数据速率对输入数据信号DXP/DXN进行采样的频率。在一个实施例中，⑶R电路200可以生成输出时钟信号CLKLl [3:0]的三个或者更多不同频率，这些频率用来按照根据三个或者更多数据传输协议的三个或者更多不同数据速率对输入数据信号DXP/DXN中的数据进行采样。数据传输协议可以是PC1-E协议或者任何其它数据传输协议标准。时钟和数据恢复(OTR)电路200包括鉴频鉴相器(PFD)电路201、复用器电路202、环路滤波器电路204、振荡器电路206、LI计数器电路207、L2计数器电路208、M计数器电路209、鉴相器(PD)和采样器电路210、N计数器电路211、锁定检测器电路214和有限状态机(FSM)215。在图2A中还示出了去串行化器电路216。振荡器电路206可以例如是压控振荡器电路、流控振荡器电路或者数控振荡器电路。振荡器电路206可以例如是环振荡器、电感器-电容器储能振荡器、晶体振荡器或者另一类型的振荡器。根据备选实施例，振荡器电路206被替换为基于输入控制信号的变化来调整周期输出时钟信号的相位和/或频率的另一类型的相位调整电路和/或频率调整电路。⑶R电路200包括2个反馈环路电路。第一反馈环路电路包括鉴相器和采样器电路210、复用器电路202、环路滤波器电路204、振荡器电路206以及L计数器电路207。⑶R200中的第二反馈环路电路包括N计数器电路211、PFD电路201、复用器电路202、环路滤波器电路204、振荡器电路206、L2计数器电路208和M计数器电路209。第二反馈环路电路是锁相环(PLL)电路。现在描述在频率获取模式期间的CDR电路200内的PLL电路。在频率获取模式期间，CDR电路200中的PLL调整周期反馈时钟信号FBCLK的相位和频率以与周期时钟信号RCKD的相位和频率匹配。向N计数器电路211的输入提供周期参考时钟信号REFCLK。N计数器电路211作为⑶R电路200中的分频器电路来工作。N计数器电路211响应于参考时钟信号REFCLK生成周期输出时钟信号RCKD。N计数器电路211将参考时钟信号REFCLK的频率除以正整数分频值N以生成时钟信号RCKD的频率。向鉴频鉴相器电路201的输入提供时钟信号RCKD。鉴频鉴相器(PFD)电路201比较时钟信号RCKD的相位和频率与反馈时钟信号FBCLK的相位和频率以生成误差信号UPPF和DNPF。误差信号UPPF和DNPF表示在时钟信号RCKD和FBCLK的相位和频率之间的差值。复用器202包括两个2比I复用器电路。在频率获取模式期间，复用器202由选择信号SL配置用于向环路滤波器电路204的输入分别提供误差信号UPPF和DNPF作为误差信号UP和DN。环路滤波器电路204将UP和DN误差信号转换成滤波的控制电压信号Va。向振荡器电路206的控制输入提供控制电压信号Va。在一个实施例中,环路滤波器电路204包括基于UP和DN误差信号生成模拟控制电压Va的电荷泵电路以及对控制电压Va进行低通滤波的低通滤波器。在这一实施例中，电荷泵和低通滤波器按如图1中的电路104-105所示的方式耦合在一起。在另一实施例中，环路滤波器电路204是生成一个或者多个数字控制信号Va的数字环路滤波器电路。
振荡器电路206输出4个周期输出时钟信号0SC[3:0]。振荡器电路206基于控制电压信号Va的变化来调整输出时钟信号OSC[3:0]的相位和频率。向LI计数器电路207的输入和向L2个计数器电路208的输入传输4个输出时钟信号0SC[3:0]。4个时钟信号OSC[3:0]具有0°、90°、180°和270°的相对相位。L2计数器电路208响应于4个时钟信号0SC[3:0]生成4个周期输出时钟信号CLKL2[3:0]。4个时钟信号CLKL2[3:0]具有的0°、90°、180°和270°的相对相位。L2计数器电路208将时钟信号0SC[3:0]的频率除以正整数分频值L2以生成时钟信号CLKL2[3:0]的频率。L2计数器电路208在L2计数器电路208相对于时钟信号OSC [3:0]的频率减少时钟信号CLK2[3:0]的频率这一意义上作为分频器电路来工作。L2计数器电路208在L2计数器电路208使时钟信号0SC[3:0]的频率大于时钟信号CLKL2[3:0]的频率这一意义上作为⑶R电路200中的PLL中的倍频器来工作。向M计数器电路209的输入提供时钟信号CLKL2[3:0]。M计数器电路209响应于时钟信号CLKL2[3:0]中的一个或者多个时钟信号生成反馈时钟信号FBCLK。M计数器电路209将4个时钟信号CLKL2 [3:0]中的一个或者多个时钟信号的频率除以正整数分频值M以生成反馈时钟信号FBCLK的频率。M计数器电路209在M计数器电路209相对于时钟信号CLKL2[3:0]的频率减少时钟信号FBCLK的频率这一意义上作为分频器电路来工作。M计数器电路209在M计数器电路209使CLKL2[3:0]时钟信号的频率大于时钟信号FBCLK的频率这一意义上作为⑶R电路200中的PLL中的倍频器来工作。在一些实施例中，将计数器电路208-209合并成⑶R电路200的PLL内的单个分频器/倍频器电路。由PFD 201、复用器202、环路滤波器204、振荡器电路206、L2计数器208和M计数器209形成的锁相环(PLL)在频率获取模式中调整时钟信号FBCLK的相位和频率以使时钟信号FBCLK的频率等于时钟信号RCKD的频率并且将FBCLK的相位与RCKD的相位对齐。锁定检测器电路214响应于误差信号UPPF和DNPF指示时钟信号RCKD和FBCLK在相位上被对齐并且具有相同频率使LOCK信号有效。在使LOCK信号有效时，CDR电路200中的PLL在锁定状态中。在CDR电路200的半速率实施例中，时钟信号OSC[3:0]的频率当CDR电路200中的PLL在锁定状态中时是数据信号DXP/DXN的数据速率的一半。LI计数器电路207响应于振荡器电路206的4个输出时钟信号OSC[3:0]生成4个周期输出时钟信号CLKLl [3:0]。LI计数器电路207将时钟信号0SC[3:0]的频率除以正整数分频值LI以生成时钟信号CLKLl [3:0]的频率。4个时钟信号CLKLl [3:0]具有0°、90°、180°和270°的相对相位。电路210包括鉴相器电路和采样器电路。向电路210中的鉴相器电路和采样器电路的输入提供时钟信号CLKLl [3:0]。向电路210中的鉴相器和采样器电路的附加输入提供输入信号DXP和DXN。输入信号DXP和DXN是差分数据信号DXP/DXN。图2B图示根据本发明的一个实施例的鉴相器和采样器电路210的例子。如图2B中所示，电路210包括鉴相器电路221和采样器电路222。电路210中的鉴相器电路221比较时钟信号CLKLl [3:0]的相位与差分输入数据信号DXP/DXN的相位以生成相位误差信号UPPD和DNPD。相位误差信号UPH)和DNPD表示在差分输入数据信号DXP/DXN的相位与时钟信号CLKLl [3:0]的相位之间的差值。向复用器202的输入传输相位误差信号UPH)和DNPD。在锁定检测电路214使指示PLL在锁定状态中的LOCK信号有效之后，⑶R电路200进入数据模式，并且复用器202由选择信号SL重新配置用于向环路滤波器204的输入分别提供来自鉴相器221的相位误差信号UPH)和DNPD作为误差信号UP和DN。选择信号SL控制⑶R电路200是否在频率获取模式中或者在数据模式中。在数据模式中，CDR电路200调整输出时钟信号CLKLl [3:0]的相位以与输入数据信号DXP/DXN的相位的任何变化匹配。向去串行化器216的输入提供CDR电路200的4个输出时钟信号CLKLl [3:0]。再次参照图2B，电路210中的采样器电路222响应于时钟信号CLKL1[3:0]中的一个或者多个时钟信号对差分输入数据信号DXP/DXN进行采样以生成差分偶数采样的数据信号DE和DEB以及差分奇数采样的数据信号DO和DOB。DE和DO信号包括使用时钟信号CLKLl [3:0]中的一个或者多个时钟信号分别在数据信号DXP/DXN的偶数和奇数位周期中采样的数据位。采样的数据信号DE和DEB是互补信号，并且采样的数据信号DO和DOB是互补信号。如图2A中所示，向去串行化器电路216的4个输入提供采样的数据信号DE、DEB、DO和DOB。去串行化器电路216使用时钟信号CLKLl [3:0]中的一个或者多个时钟信号将信号DE、DEB、D0和DOB中的串行采样的数据位转换成并行采样的数据位。在图2A的例子中，去串行化器216在40个并行输出数据信号DATA[39:0]中输出并行采样的数据位。如下文关于图5更具体描述的那样，去串行化器216也基于CDR电路的输出时钟信号CLKLl [3:0]中的一个或者多个时钟信号生成接收器时钟信号CLKRX。⑶R电路200基于差分输入数据信号DXP/DXN的数据速率的变化在三个或者多个不同频率之间调整输出时钟信号CLKL1[3:0]的频率。时钟信号CLKLl [3:0]的三个或者更多频率中的每个频率对应于差分输入数据信号DXP/DXN的三个或者更多数据速率之一。⑶R电路200调整时钟信号CLKLl [3:0]的频率以对应于差分输入数据信号DXP/DXN的当前数据速率。结果，电路210中的采样器电路222在差分输入数据信号DXP/DXN具有三个或者更多数据速率中的每个数据速率时对差分输入数据信号DXP/DXN中的正确值进行采样。计数器电路207、208、209和211分别具有可调分频值L1、L2、M和N。CDR电路200通过改变计数器电路207、208和209中的一个或者多个计数器电路的分频值来调整输出时钟信号CLKLl [3:0]的频率。下表I分别举例说明计数器电路207、208、209和211的分频值L1、L2、M和N的例子，这些计数器电路生成输出时钟信号CLKLl [3:0]中的与差分输入数据信号DXP/DXN中的2.5Gbps、5.0Gbps和8.0Gbps这三个示例数据速率对应的三个频率。表I
权利要求
1.一种电路,包括: 第一相位检测电路，比较第一周期信号的相位与第二周期信号的相位以生成第一控制信号; 相位调整电路，使所述第二周期信号的所述相位和第三周期信号的相位基于所述第一控制信号的变动来改变；以及 采样器电路，响应于所述第三周期信号，对数据信号进行采样以生成采样的数据信号，其中所述电路改变所述第三周期信号的频率以对应于所述数据信号的数据速率在基于至少三个数据传输协议的至少三个不同数据速率之间的变化。
2.根据权利要求1所述的电路，还包括: 第一分频器电路，基于第四周期信号生成所述第二周期信号； 第二分频器电路，基于第五周期信号生成所述第三周期信号，其中所述相位调整电路使所述第四周期信号和所述第五周期信号的相位基于所述第一控制信号的变化来改变；以及 控制电路，基于所述数据信号的所述数据速率在所述三个不同数据速率之间的变化，来改变所述第一分频器电路和所述第二分频器电路的分频值。
3.根据权利要求1所述的电路，还包括: 第二相位检测电路，比较所述数据信号和所述第三周期信号的相位以生成第二控制信号， 其中所述相位调整电路在频率获取模式期间，使所述第二周期信号和所述第三周期信号的相位基于所述第一控制信号的变化来改变，并且所述相位调整电路在数据模式期间，使所述第二周期信号和所述第三周期信号的相位基于所述第二控制信号的变化来改变。
4.根据权利要求2所述的电路，还包括: 第三分频器电路，基于第六周期信号生成所述第四周期信号，其中所述相位调整电路输出所述第五周期信号和所述第六周期信号。
5.根据权利要求1所述的电路，其中所述电路是时钟和数据恢复电路。
6.根据权利要求1所述的电路，还包括: 锁定检测器电路，接收所述第一控制信号，并且生成指示所述第一周期信号和所述第二周期信号的相位是否对齐的锁定信号； 控制电路，使所述第三周期信号的所述频率基于所述数据信号的所述数据速率的变化来改变，其中所述控制电路在所述数据信号的所述数据速率在所述数据传输协议中的两个数据传输协议之间的转变期间改变之后，基于所述锁定信号生成第二控制信号；以及 门电路，根据所述第三周期信号生成第四周期信号，其中所述门电路基于所述第二控制信号阻止所述第四周期信号。
7.根据权利要求3所述的电路，还包括: 复用器电路，接收所述第一控制信号和所述第二控制信号，并且输出所述第一控制信号和所述第二控制信号之一作为选择的控制信号；以及 环路滤波器电路，响应于所述选择的控制信号生成滤波的控制信号，其中所述相位调整电路使所述第二周期信号和所述第三周期信号的相位基于所述滤波的控制信号的变化来改变。
8.根据权利要求1所述的电路，还包括: 门电路，根据所述第三周期信号生成第四周期信号，其中所述门电路基于在所述数据信号的所述数据速率在与所述数据传输协议中的两个数据传输协议对应的两个不同数据速率之间的变化期间有效的第二控制信号，来阻止所述第四周期信号。
9.根据权利要求1所述的电路，其中所述电路在可编程逻辑集成电路中。
10.根据权利要求1所述的电路，其中所述相位调整电路包括振荡器电路。
11.根据权利要求1所述的电路，还包括: 第一存储电路，响应于第四周期信号存储第一存储的信号； 第二存储电路，响应于所述第四周期信号基于所述第一存储的信号存储第二存储的信号; 第三存储电路，响应于所述第四周期信号存储第三存储的信号； 第四存储电路，响应于所述第四周期信号基于所述第三存储的信号存储第四存储的信号；以及 逻辑门电路系统，响应于所述第一存储的信号和所述第二存储的信号具有相同逻辑状态持续所述第四周期信号的多于一个周期，以及响应于所述第三存储的信号和所述第四存储的信号具有相同逻辑状态持续所述第四周期信号的多于一个周期，使第二控制信号有效，其中所述电路响应于所述第二控制信号有效仅改变所述第三周期信号的所述频率，以对应于所述数据信号 的所述数据速率在所述三个不同数据速率之间的变化。
12.—种电路,包括: 第一相位检测电路，比较第一周期信号的相位与第二周期信号的相位以生成第一控制信号; 相位调整电路，使所述第二周期信号的所述相位和第三周期信号的相位基于所述第一控制信号的变化来改变； 采样器电路，响应于所述第三周期信号对数据信号进行采样以生成采样的数据信号，其中所述电路改变所述第三周期信号的频率以对应于所述数据信号的数据速率的变化；以及 门电路，根据所述第三周期信号生成第四周期信号，其中所述门电路响应于所述数据信号的所述数据速率的变化，基于有效的第二控制信号来阻止所述第四周期信号。
13.根据权利要求12所述的电路，还包括: 第一分频器电路，基于第四周期信号生成所述第二周期信号； 第二分频器电路，基于第五周期信号生成所述第三周期信号，其中所述相位调整电路使所述第四周期信号和所述第五周期信号的相位基于所述第一控制信号的变化来改变；以及 控制电路，基于所述数据信号的所述数据速率在与至少三个数据传输协议对应的至少三个不同数据速率之间的变化，来改变所述第一分频器电路和所述第二分频器电路的分频值。
14.根据权利要求13所述的电路，还包括: 第三分频器电路，基于第六周期信号生成所述第四周期信号，其中所述相位调整电路输出所述第五周期信号和所述第六周期信号。
15.根据权利要求12所述的电路，其中所述电路是时钟和数据恢复电路。
16.根据权利要求12所述的电路，还包括: 锁定检测器电路，接收所述第一控制信号，并且生成指示所述第一周期信号和所述第二周期信号的相位是否对齐的锁定信号；以及 控制电路，基于所述锁定信号和用于指示所述数据信号的所述数据速率在两个数据传输协议之间的转变期间的变化的第三控制信号，使所述第二控制信号有效。
17.根据权利要求12所述的电路，其中所述电路是集成电路中的接收器电路的部分。
18.—种电路,包括: 第一相位检测电路，比较第一周期信号的相位与第二周期信号的相位以生成第一控制信号; 相位调整电路，使所述第二周期信号的所述相位和第三周期信号的相位基于所述第一控制信号的变化来改变；以及 采样器电路，响应于所述第三周期信号对数据信号进行采样以生成采样的数据信号；以及 逻辑电路，响应于第三控制信号具有恒定状态持续第四周期信号的多于一个周期以及响应于第四控制信号具有恒定状态持续所述第四周期信号的多于一个周期，使第二控制信号有效，其中所述电路响应于所述第二控制信号有效来改变所述第三周期信号的频率以对应于所述数据信号的数据速率的变化。
19.根据权利要求18所述的电路，还包括: 第一存储电路，响应于所述第四周期信号存储第一存储的信号； 第二存储电路，响应于所述第四周期信号基于所述第一存储的信号存储第二存储的信号; 第三存储电路，响应于所述第四周期信号存储第三存储的信号；以及 第四存储电路，响应于所述第四周期信号基于所述第三存储的信号存储第四存储的信号， 其中所述逻辑电路响应于所述第一存储的信号和所述第二存储的信号具有相同逻辑状态持续所述第四周期信号的多于一个周期，以及响应于所述第三存储的信号和所述第四存储的信号具有相同逻辑状态持续所述第四周期信号的多于一个周期，使所述第二控制信号有效。
20.根据权利要求18所述的电路，其中所述逻辑电路包括第一XNOR门、第二 XNOR门以及耦合到所述第一 XNOR门和所述第二 XNOR门的AND门。
21.根据权利要求19所述的电路，还包括: 第五存储电路，响应于所述第四周期信号基于所述第三控制信号存储第五存储的信号，其中向所述第一存储电路的输入提供所述第五存储的信号；以及 第六存储电路，响应于所述第四周期信号基于所述第四控制信号存储第六存储的信号，其中向所述第三存储电路的输入提供所述第六存储的信号。
22.根据权利要求19所述的电路，其中所述电路响应于所述第二控制信号有效，基于所述第二存储的信号和所述第四存储的信号改变所述第三周期信号的所述频率，以对应于所述数据信号的所述数据速率的变化。
23.根据权利要求18所述的电路，还包括: 第一分频器电路，基于第五周期信号生成所述第二周期信号； 第二分频器电路，基于第六周期信号生成所述第三周期信号，其中所述相位调整电路使所述第五周期信号和所述第六周期信号的相位基于所述第一控制信号的变化来改变；以及 控制电路，基于所述数据信号的所述数据速率在与至少三个数据传输协议对应的至少三个不同数据速率之间的变化，来改变所述第一分频器电路和所述第二分频器电路的分频值。
24.根据权利要求23所述的电路，还包括: 第三分频器电路，基于第七周期信号生成所述第五周期信号。
25.—种方法,包括: 比较第一周期信号的相位与第二周期信号的相位以生成第一控制信号； 基于所述第一控制信号的变化来调整所述第二周期信号的所述相位和第三周期信号的相位； 响应于所述第三周期信号对数据信号进行采样以生成采样的数据信号；并且改变所述第三周期信号的频率以对应于所述数据信号的数据速率在至少三个不同数据速率之间的变化，其中所述数据信号的所述三个不同数据速率中的每个数据速率基于不同数据传输协议。
26.根据权利要求25所述的方法，还包括: 将第四周期信号的频率除以第一分频值以生成所述第二周期信号的频率； 将第五周期信号的频率除以第二分频值以生成所述第三周期信号的频率；并且响应于所述数据信号在所述三个不同数据速率之间改变来改变所述第一分频值和所述第二分频值。
27.根据权利要求25所述的方法，还包括: 比较所述数据信号的相位与所述第三周期信号的相位以生成第二控制信号， 其中基于所述第一控制信号的变化来调整所述第二周期信号的所述相位和第三周期信号的相位还包括: 在频率获取模式期间基于所述第一控制信号的变化来调整所述第二周期信号和所述第三周期信号的所述相位，并且在数据模式期间基于所述第二控制信号的变化来调整所述第二周期信号和所述第三周期信号的所述相位。
28.根据权利要求26所述的方法，还包括: 将第六周期信号的频率除以第三分频值以生成所述第四周期信号的频率。
29.根据权利要求25所述的方法，还包括: 基于所述第一控制信号生成指示所述第一周期信号和所述第二周期信号的相位是否对齐的锁定信号； 在所述数据信号的所述数据速率在所述三个不同数据速率中的两个数据速率之间的转变期间改变之后， 基于所述锁定信号生成第二控制信号； 基于所述第二控制信号根据所述第三周期信号生成第四周期信号；以及 基于所述第二控制信号防止使用所述第三周期信号来生成所述第四周期信号。
30.根据权利要求25所述的方法，还包括: 响应于第三控制信号具有恒定状态持续第四周期信号的多于一个周期，以及响应于第四控制信号具有恒定状态持续所述第四周期信号的多于一个周期，来使第二控制信号有效， 其中改变所述第三周期信号的频率以对应于所述数据信号的数据速率在至少三个不同数据速率之间的变化还包括: 仅在使所述第二控制信号有效时改变所述第三周期信号的所述频率，以对应于所述数据信号的所述数据 速率在所述三个不同数据速率之间的变化。
全文摘要
一种电路包括相位检测电路、相位调整电路和采样器电路。相位检测电路比较第一周期信号的相位与第二周期信号的相位以生成控制信号。相位调整电路使第二周期信号的相位和第三周期信号的相位基于控制信号的变动来改变。采样器电路响应于第三周期信号对数据信号进行采样以生成采样的数据信号。该电路改变第三周期信号的频率以对应于数据信号的数据速率在基于至少三个数据传输协议的至少三个不同数据速率之间的变化。
文档编号H04L7/033GK103168424SQ201180050046
公开日2013年6月19日 申请日期2011年9月2日 优先权日2010年9月13日
发明者T·T·霍安格 申请人:阿尔特拉公司