专利名称：一种基于fpga的一体化系统的制作方法
技术领域：
本发明涉及通讯技术，尤其涉及一种基于FPGA的结合以太网汇聚网关功能和El 时隙交叉设备功能的一体化系统。
背景技术：
在通讯系统中，经常会有远端设备需要在中心端进行集中监控或集中网管，而这些远端设备一般都会提供用于监控或网管的以太网接口。目前常用的一种解决方案是，在远端采用一种支持64K时隙绑定的以太网到El协议转换器，将以太网数据通过HDLC协议打包后复用到El链路上，El链路通过SDH传输或者其他传输方式汇聚到中心机房，而在中心机房内首先需要通过一种El时隙交叉设备对打包了以太网业务的时隙进行汇聚，将所有的以太网业务汇聚到少量的几个El上后再接入一台以太网数据汇聚网关，以太网数据汇聚网关将各个El时隙上的以太网业务解析出后汇聚到设备的以太网接口，再连接到本地的监控或网管平台上。根据上述的方案，在中心业务汇聚端就需要两台设备，包括时隙交叉设备和数据汇聚网关，而所述的两台设备之间通过El电缆连接。因此，这就导致了中心业务汇聚端设备投资增加，系统的故障点也比较多， 另外，由于所述的两台设备可能不是同一个厂家，其设备网管平台也不一致，因此使得用于在对设备的维护和管理上比较麻烦。
发明内容
为了解决上述技术问题，本发明的目的是提供一种易于管理维护的基于FPGA的一体化系统。本发明所采用的技术方案是一种基于FPGA的一体化系统，该系统包括数据处理转发电路和用于配置管理数据处理转发电路的控制电路，所述数据处理转发电路包括以太网接口端、用于完成El时隙交叉和以太网数据汇聚的FPGA芯片、El接口端、SDRAM、存储器 RAM、外同步时钟以及锁相环，所述FPGA芯片分别与以太网接口端、El接口端、SDRAM、存储器RAM、夕卜同步时钟以及锁相环进行连接，所述控制电路分别与以太网接口端和FPGA芯片进行连接。进一步，所述FPGA芯片包括
El接收发送单元，用于对从El接口端传来的HDLC数据进行接收后进行时隙交叉和汇聚，将HDLC数据通过SDRAM控制单元发送到SDRAM进行存储，以及将以太网数据通过SDRAM 控制单元从SDRAM取出后进行时隙交叉，进而发送到El接口端进行输出；
SDRAM控制单元，用于根据已预设划分的HDLC接收存储通道，对HDLC数据进行接收后发送到SDRAM进行存储和将HDLC数据从SDRAM取出后发送，以及根据已预设划分的HDLC 发送存储通道和广播包存储通道，将以太网数据进行接收后发送到SDRAM进行存储和将以太网数据从SDRAM取出后发送；
HDLC接收包处理转发单元，用于将HDLC数据包头通过SDRAM控制单元从SDRAM取出后转发到以太网二层交换转发路由判断单元，以及对HDLC数据路由信息进行接收，根据接收的HDLC数据路由信息，将HDLC数据的存储地址发送到以太网接收发送单元；
以太网二层交换转发路由判断单元，用于对HDLC数据包头和以太网数据包头进行接收，读取存储器RAM中的MAC地址表，根据读取的MAC地址表对接收的HDLC数据包头和接收的以太网数据包头进行分析处理，进而分别得出相应的HDLC数据路由信息和相应的以太网数据路由信息，并将HDLC数据路由信息发送到HDLC接收包处理转发单元，将以太网数据路由信息发送到以太网接收包处理转发单元；
以太网接收包处理转发单元，用于将以太网数据包头从存储器RAM取出后发送到以太网二层交换转发路由判断单元，以及对以太网数据路由信息进行接收，根据接收的以太网数据路由信息，将以太网数据从存储器RAM存取出后通过SDRAM控制单元发送到SDRAM进行存储；
以太网接收发送单元，用于对存储地址进行接收，根据接收的存储地址，将HDLC数据通过SDRAM控制单元从SDRAM取出后发送到以太网接口端进行输出，以及对从以太网接口端传来的以太网数据进行接收后存入存储器RAM ；
以及用于数据通信连接的总线仲裁单元和用于与控制电路进行连接的外部CPU总线单元，所述总线仲裁单元分别与El接收发送单元、SDRAM控制单元、HDLC接收包处理转发单元、以太网接收包处理转发单元、以太网接收发送单元以及外部CPU总线单元进行连接。进一步,所述El接收发送单元包括
El接口模块，用于对从El接口端传来的HDLC数据进行接收后存入存储器RAM，以及将从时隙映射模块传来的以太网数据进行接收和成帧后发送到El接口端进行输出；
时隙映射模块，用于读取存储器RAM中的时隙连接关系表，根据用于时隙交叉的时隙将以太网数据从存储器RAM取出后发送到El接口模块，以及根据用于以太网汇聚的时隙将 HDLC数据从存储器RAM取出后转发到HDLC控制模块；
HDLC控制模块，用于对HDLC数据和以太网数据进行接收，并将以太网数据存入存储器
RAM ；
HDLC接收发送模块，用于对HDLC控制模块进行轮询，对HDLC控制模块接收的HDLC数据进行获取后存入存储器RAM，并将HDLC数据从存储器RAM取出后通过SDRAM控制单元发送到SDRAM进行存储，以及通过SDRAM控制单元将以太网数据从SDRAM中取出后发送到 HDLC控制模块；所述总线仲裁单元与HDLC接收发送模块进行连接。进一步，所述以太网接收发送单元包括
以太网接收发送模块，用于对存储地址进行接收，根据接收的存储地址，将HDLC数据通过SDRAM控制单元从SDRAM中取出后发送到MAC控制模块，以及对从MAC控制模块传来的以太网数据进行接收后存入存储器RAM ；
MAC控制模块，用于对从接口模块传来的以太网数据进行接收后发送到以太网接收发送模块，以及对HDLC数据进行接收后发送到接口模块；
接口模块，用于对从以太网接口端传来的以太网数据进行接收后发送到MAC控制模块，以及对HDLC数据进行接收后发送到以太网接口端进行输出；所述总线仲裁单元与以太网接收发送模块进行连接。进一步，所述控制电路包括用于配置管理FPGA芯片和以太网接口端的微处理器、
5用于存储系统文件的NOR FLASH、用于存储程序和数据文件的NAND FLASH以及用于与上位机进行通信的RS232串口，所述微处理器分别与NOR FLASH,NAND FLASH以及RS232串口进行连接，所述微处理器通过外部CPU总线单元与FPGA芯片进行连接。进一步，所述以太网接口端包括以太网接口和以太网交换芯片，所述以太网接口通过以太网交换芯片与FPGA芯片的接口模块进行连接，所述以太网交换芯片与微处理器进行连接。进一步，所述接口模块采用M II接口、RM II接口、SM II接口或GM II接口。进一步，所述微处理器采用ARM处理器或MCU处理器。进一步，所述存储器RAM包括数据存储器RAM和用于存储MAC地址表的MAC地址存储器RAM。进一步，所述MAC地址存储器RAM是双口存储器。本发明的有益效果是通过使用本发明，便能够实现以太网汇聚功能和El时隙交叉功能，从而将两台传统的设备结合成一台，这样不仅能节省占地空间，而且可以大大减少对设备的投资成本，而且，易于进行维护和管理。
下面结合附图对本发明的具体实施方式
作进一步说明
图I是本发明一种基于FPGA的一体化系统的系统结构图2是本发明一种基于FPGA的一体化系统中FPGA芯片的结构图3是本发明一种基于FPGA的一体化系统进行HDLC数据接收存储转发处理的示意
图4是本发明一种基于FPGA的一体化系统进行以太网数据接收存储转发处理的示意图。
具体实施例方式由图I所示，一种基于FPGA的一体化系统，该系统包括数据处理转发电路和用于配置管理数据处理转发电路的控制电路，所述数据处理转发电路包括以太网接口端、用于完成El时隙交叉和以太网数据汇聚的FPGA芯片、El接口端、SDRAM、存储器RAM、外同步时钟以及锁相环，所述FPGA芯片分别与以太网接口端、EI接口端、SDRAM、存储器RAM、外同步时钟以及锁相环进行连接，所述控制电路分别与以太网接口端和FPGA芯片进行连接。进一步作为优选的实施方式，所述控制电路包括用于配置管理FPGA芯片和以太网接口端的微处理器、用于存储系统文件的NOR FLASH、用于存储程序和数据文件的NAND FLASH以及用于与上位机进行通信的RS232串口，所述微处理器分别与NOR FLASH、NAND FLASH以及RS232串口进行连接。进一步作为优选的实施方式，所述以太网接口端包括以太网接口和以太网交换芯片，所述以太网接口通过以太网交换芯片与FPGA芯片进行连接，所述微处理器与以太网交换芯片进行配置管理连接。进一步作为优选的实施方式，所述微处理器采用高性能ARM9处理器。或者所述微处理器采用MCU处理器。
进一步作为优选的实施方式，所述存储器RAM包括数据存储器RAM和用于存储MAC 地址表的MAC地址存储器RAM，所述数据存储RAM的存储空间划分包括第一写指针RAM块、 第二写指针RAM块、第一读指针RAM块、第三写指针RAM块、第二读指针RAM块、第一 HDLC 指针RAM块、第二 HDLC指针RAM块、数据内存RAM块以及时隙连接关系表RAM块。进一步作为优选的实施方式，所述MAC地址存储器RAM是双口存储器。由于MAC 地址存储器RAM是双口存储器，因此能够对MAC地址存储器RAM存储的MAC地址进行源MAC 地址学习、对目的MAC地址进行查找以及地址老化。由图2所示，所述FPGA芯片包括El接收发送单元、SDRAM控制单元、HDLC接收包处理转发单元、以太网接收包处理转发单元、以太网接收发送单元、用于数据通信连接的总线仲裁单元以及用于与控制电路的微处理器进行连接的外部CPU总线单元。所述El接收发送单元包括El接口模块、时隙映射模块、HDLC控制模块以及HDLC接收发送模块，所述以太网接收发送单元包括以太网接收发送模块、MAC控制模块以及接口模块。所述El接口模块是用于对从El接口端传来的HDLC数据进行接收后存入数据内存RAM块，以及将从时隙映射模块传来的以太网数据进行接收和成帧后发送到El接口端进行输出；
所述时隙映射模块是用于读取时隙连接关系表RAM块中的时隙连接关系表，根据用于时隙交叉的时隙将以太网数据从数据内存RAM块取出后发送到El接口模块，以及根据用于以太网汇聚的时隙将HDLC数据从数据内存RAM块取出后转发到HDLC控制模块；
HDLC控制模块是用于对HDLC数据和以太网数据进行接收，并将以太网数据存入数据内存RAM块；
HDLC接收发送模块是用于对HDLC控制模块进行轮询和对HDLC控制模块接收的HDLC 数据进行获取后存入第一写指针RAM块中相应写指针位置的内存，更改第一写指针RAM块和第二写指针RAM块中对应的写指针，并将存在第一写指针RAM块中相应写指针位置内存的HDLC数据取出后通过SDRAM控制单元发送到SDRAM进行存储，以及对第一 HDLC指针RAM 块和第二 HDCL指针RAM块中的HDLC指针和广播包指针进行轮询，通过SDRAM控制单元将以太网数据从SDRAM中取出后发送到HDLC控制模块，并更改第二 HDLC指针RAM块中的HDLC 指针或广播包指针；
SDRAM控制单元是用于根据已预设划分的HDLC接收存储通道，对HDLC数据进行接收后发送到SDRAM进行存储和将HDLC数据从SDRAM取出后发送，以及根据已预设划分的HDLC 发送存储通道和广播包存储通道，将以太网数据进行接收后发送到SDRAM进行存储和将以太网数据从SDRAM取出后发送；
HDLC接收包处理转发单元是用于对第二写指针RAM块和第一读指针RAM块中相应的写指针和读指针进行判断，根据判断结果为相应的写指针和读指针不一致，将HDLC数据包头通过SDRAM控制单元从SDRAM取出后转发到以太网二层交换转发路由判断单元，以及对 HDLC数据路由信息进行接收和更改第一读指针RAM块中相应的读指针，根据接收的HDLC数据路由信息，将HDLC数据在SDRAM中的存储地址发送到以太网接收发送模块；
以太网二层交换转发路由判断单元是用于对HDLC数据包头和以太网数据包头进行接收，读取MAC地址存储器RAM中的MAC地址表，根据读取的MAC地址表对接收的HDLC数据包头和接收的以太网数据包头进行分析处理，进而分别得出相应的HDLC数据路由信息和相应的以太网数据路由信息，并将HDLC数据路由信息发送到HDLC接收包处理转发单元，将以太网数据路由信息发送到以太网接收包处理转发单元；
以太网接收包处理转发单元是用于对第三写指针RAM块和第二读指针RAM中相应的写指针和读指针进行判断，根据判断结果为相应的写指针和读指针不一致，将以太网数据包头从第三写指针RAM块中相应写指针位置内存取出后发送到以太网二层交换转发路由判断单元，以及对以太网数据路由信息进行接收和更改第二读指针RAM块中相应的读指针， 根据接收的以太网数据路由信息将以太网数据从第三写指针RAM块中相应写指针位置内存取出后通过SDRAM控制单元发送到SDRAM进行存储，更改第一 HDLC指针RAM块中相应的 HDLC指针或广播包指针；
以太网接收发送模块是用于对存储地址进行接收，根据接收的存储地址，将HDLC数据通过SDRAM控制单元从SDRAM中取出后发送到MAC控制模块，以及对从MAC控制模块传来的以太网数据进行接收后存入第三写指针RAM块中相应写指针位置的内存，更改第三写指针RAM块中相应的与指针；
MAC控制模块是用于对从接口模块传来的以太网数据进行接收后发送到以太网接收发送模块，以及对HDLC数据进行接收后发送到接口模块；
接口模块是用于对从以太网端口传来的以太网数据进行接收后发送到MAC控制模块， 以及对HDLC数据进行接收后发送到以太网接口端进行输出。所述总线仲裁单元分别与El接口单元的HDLC接收发送模块、SDRAM控制单元、 HDLC接收包处理转发单元、以太网接收包处理转发单元、以太网接收发送单元的以太网接收发送模块以及外部CPU总线单元进行连接。根据上述所示，所述微处理器通过外部CPU总线单元与FPGA芯片进行连接，所述以太网接口通过以太网交换芯片与FPGA芯片的接口模块进行连接。另外，所述El接口模块支持16个El接口端，所述时隙映射模块的时隙交叉能力为512*512，可实现16个El接口端之间任意时隙间的全交叉；所述HDLC控制模块集成包括64个HDLC控制器，每个HDLC控制器都可以和一个远端的协议转换器对接，因此，本发明能够同时实现64个远端设备的接入。进一步作为优选的实施方式，所述El接口模块、时隙映射模块、HDLC控制模块、以太网二层交换转发路由判断单元、MAC控制模块以及接口模块均与总线仲裁单元进行连接。因此，根据对El接口模块、时隙映射模块、HDLC控制模块、HDLC接收发送模块、 SDRAM控制单元、HDLC接收包处理转发单元、以太网二层交换转发路由判断单元、以太网接收包处理转发单元、以太网接收发送模块、MAC控制模块、接口模块以及外部CPU总线单元， 这些单元和模块的地址空间划分，能够实现这些单元和模块之间互相访问以及微处理器通过外部总线单元对其它单元和模块进行访问的功能。进一步作为优选的实施方式，所述接口模块采用M II接口、RM II接口、SM II接口或 GM II接口。进一步作为优选的实施方式，所述HDLC数据包头和以太网数据包头分别包括数据长度信息、目的MAC地址信息以及源MAC地址信息。由图3所示，进行HDLC数据接收存储转发处理的步骤过程包括
步骤一 E1接口模块对从El接口端传来的HDLC数据按照El的帧格式进行解帧后存入数据内存RAM块中相应的时隙位置；
步骤二 时隙映射模块按照顺序读取时隙连接关系表RAM块中的时隙连接关系表，根据用于以太网汇聚的时隙将HDLC数据从数据内存RAN块取出后转发到HDLC控制模块中相应的HDLC控制器；
步骤三HDLC接收发送模块对HDLC控制单元中的HDLC控制器进行轮询，当HDLC控制单元中任一 HDLC控制器接收到HDLC数据时，HDLC接收发送模块将HDLC数据从HDLC控制器进行获取后存入第一写指针RAM块中相应写指针位置的内存；
步骤四当HDLC接收发送模块接收到一个完整的HDLC数据并将完整的HDLC数据存入第一写指针RAM块中相应写指针位置的内存时，更改第一写指针RAM块和第二写指针RAM 块，两者中对应的写指针，然后，将存在第一写指针RAM块中相应写指针位置内存的HDLC数据取出并通过SDRAM控制单元中对应的HDLC接收存储通道发送到SDRAM进行存储，所述 SDRAM划分了用于存储HDLC数据的HDLC接收存储空间；
步骤五HDLC接收包处理转发单元对第二写指针RAM块和第一读指针RAM块中相应的写指针和读指针进行判断，当判断结果为相应的写指针和读指针不一致时，即代表有HDLC 数据需要进行处理时，将HDLC数据包头通过SDRAM控制单元的HDLC接收存储通道从SDRAM 取出后转发到以太网二层交换转发路由判断单元；
步骤六以太网二层交换转发路由判断单元对HDLC数据包头进行接收，然后，读取MAC 地址存储器RAM中的MAC地址表，根据读取的MAC地址表对接收的HDLC数据包头进行分析处理，判断HDLC数据是需要从以太网进行转发还是进行丢弃，进而得出相应的HDLC数据路由信息，并将HDLC数据路由信息返回到HDLC接收包处理转发单元；
步骤七HDLC接收包处理转发单元对HDLC数据路由信息进行接收，并更改第一读指针 RAM块中相应的读指针，若接收的HDLC数据路由信息是用于HDLC数据从以太网转发的，则将HDLC数据在SDRAM中的存储地址发送到以太网接收发送模块，若接收的HDLC数据路由信息是用于丢弃HDLC数据，则将HDLC数据丢弃；
步骤八以太网接收发送模块对存储地址进行接收，根据接收的存储地址，将HDLC数据通过SDRAM控制单元的HDLC接收存储通道从SDRAM取出，然后将HDLC数据发送到MAC 控制I吴块；
步骤九MAC控制模块对HDLC数据进行接收后将HDLC数据发送到接口模块，接口模块将HDLC数据通过以太网交换芯片发送到以太网接口进行输出。由图4所示，进行以太网数据接收存储转发处理的步骤过程包括
步骤一接口模块对从以太网接口端传来的以太网数据进行接收后发送到MAC控制模 ±夹，然后，MAC控制模块对以太网数据进行接收后发送到以太网接收发送模块；
步骤二 以太网接收发送模块对以太网数据进行接收后将以太网数据存入第三写指针 RAM块中相应写指针位置的内存，当以太网接收发送模块接收到完整的以太网数据并将完整的以太网数据存入第三写指针RAM块中相应写指针位置的内存时，更改第三写指针RAM 块中相应的写指针；
步骤三以太网接收包处理转发单元对第三写指针RAM块和第二读指针RAM中相应的写指针和读指针进行判断，当判断结果为相应的写指针和读指针不一致时，即第三写指针 RAM块中相应写指针位置的内存存有需要处理的以太网数据时，将以太网数据包头从该内存取出后转发到以太网二层交换转发路由判断单元；
步骤四以太网二层交换转发路由判断单元对以太网数据包头进行接收，然后，读取 MAC地址存储器RAM中的MAC地址表，根据读取的MAC地址表对接收的以太网数据包头进行分析处理，进而得出相应的以太网数据路由信息，并将以太网数据路由信息返回到以太网接收包处理转发单元；
步骤五以太网接收包处理转发单元对以太网数据路由信息进行接收，并根据接收的以太网数据路由信息，将存储在第三写指针RAM块中相应写指针位置内存的以太网数据取出后，通过SDRAM控制单元的HDLC发送存储通道或广播包通道将以太网数据发送到SDRAM 进行存储，然后，更改第一 HDLC指针RAM块中相应的HDLC指针或广播包指针，所述SDRAM 划分了用于存储以太网数据的HDLC发送存储空间和广播包存储空间；
步骤六HDLC接收发送模块对第一 HDLC指针RAM块和第二 HDLC指针RAM块，两者中相应的HDLC指针和广播包指针进行轮询，当第一 HDLC指针RAM和第二 HDLC指针RAM块中相应的HDLC指针或广播包指针不一致时，HDLC接收发送模块根据不一致的HDLC指针或广播包指针，将以太网数据通过SDRAM控制单元相应的HDLC发送存储通道或广播包存储通道从SDRAM中取出，然后将以太网数据发送到HDLC控制模块的HDLC控制器，并更改第二 HDLC 指针RAM块中相应的HDLC指针或广播包指针；若以太网数据用于广播，由于广播包具有高优先级，那么将广播包的以太网数据通过HDLC接收发送模块发送到各个HDLC控制器后，以太网接收包处理转发单元才更改第二读指针RAM块中相应的读指针，若以太网数据是发送到某一远端设备，那么将以太网数据通过HDLC接收发送模块发送到相应的HDLC控制器后， 以太网接收包处理转发单元便更改第二读指针RAM块中相应的读指针；
步骤七HDLC控制模块中的HDLC控制器对以太网数据进行接收后将以太网数据存入数据内存RAM块中相应的时隙位置；
步骤八时隙映射模块按顺序读取时隙连接关系表RAM块中的时隙连接关系表，根据用于时隙交叉的时隙，将以太网数据从数据内存RAM块取出后发送到El接口模块，通过El 接口模块对以太网数据进行接收和成帧后转变为El码流，进而发送到El接口端进行输出。以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
权利要求
1.一种基于FPGA的一体化系统，其特征在于该系统包括数据处理转发电路和用于配置管理数据处理转发电路的控制电路，所述数据处理转发电路包括以太网接口端、用于完成El时隙交叉和以太网数据汇聚的FPGA芯片、El接口端、SDRAM、存储器RAM、外同步时钟以及锁相环，所述FPGA芯片分别与以太网接口端、EI接口端、SDRAM、存储器RAM、外同步时钟以及锁相环进行连接，所述控制电路分别与以太网接口端和FPGA芯片进行连接。
2.根据权利要求I所述一种基于FPGA的一体化系统,其特征在于所述FPGA芯片包括El接收发送单元，用于对从El接口端传来的HDLC数据进行接收后进行时隙交叉和汇聚，将HDLC数据通过SDRAM控制单元发送到SDRAM进行存储，以及将以太网数据通过SDRAM 控制单元从SDRAM取出后进行时隙交叉，进而发送到El接口端进行输出；SDRAM控制单元，用于根据已预设划分的HDLC接收存储通道，对HDLC数据进行接收后发送到SDRAM进行存储和将HDLC数据从SDRAM取出后发送，以及根据已预设划分的HDLC 发送存储通道和广播包存储通道，将以太网数据进行接收后发送到SDRAM进行存储和将以太网数据从SDRAM取出后发送；HDLC接收包处理转发单元，用于将HDLC数据包头通过SDRAM控制单元从SDRAM取出后转发到以太网二层交换转发路由判断单元，以及对HDLC数据路由信息进行接收，根据接收的HDLC数据路由信息，将HDLC数据的存储地址发送到以太网接收发送单元；以太网二层交换转发路由判断单元，用于对HDLC数据包头和以太网数据包头进行接收，读取存储器RAM中的MAC地址表，根据读取的MAC地址表对接收的HDLC数据包头和接收的以太网数据包头进行分析处理，进而分别得出相应的HDLC数据路由信息和相应的以太网数据路由信息，并将HDLC数据路由信息发送到HDLC接收包处理转发单元，将以太网数据路由信息发送到以太网接收包处理转发单元；以太网接收包处理转发单元，用于将以太网数据包头从存储器RAM取出后发送到以太网二层交换转发路由判断单元，以及对以太网数据路由信息进行接收，根据接收的以太网数据路由信息，将以太网数据从存储器RAM存取出后通过SDRAM控制单元发送到SDRAM进行存储；以太网接收发送单元，用于对存储地址进行接收，根据接收的存储地址，将HDLC数据通过SDRAM控制单元从SDRAM取出后发送到以太网接口端进行输出，以及对从以太网接口端传来的以太网数据进行接收后存入存储器RAM ；以及用于数据通信连接的总线仲裁单元和用于与控制电路进行连接的外部CPU总线单元，所述总线仲裁单元分别与El接收发送单元、SDRAM控制单元、HDLC接收包处理转发单元、以太网接收包处理转发单元、以太网接收发送单元以及外部CPU总线单元进行连接。
3.根据权利要求2所述一种基于FPGA的一体化系统，其特征在于所述El接收发送单元包括El接口模块，用于对从El接口端传来的HDLC数据进行接收后存入存储器RAM，以及将从时隙映射模块传来的以太网数据进行接收和成帧后发送到El接口端进行输出；时隙映射模块，用于读取存储器RAM中的时隙连接关系表，根据用于时隙交叉的时隙将以太网数据从存储器RAM取出后发送到El接口模块，以及根据用于以太网汇聚的时隙将 HDLC数据从存储器RAM取出后转发到HDLC控制模块；HDLC控制模块，用于对HDLC数据和以太网数据进行接收，并将以太网数据存入存储器RAM ；HDLC接收发送模块，用于对HDLC控制模块进行轮询，对HDLC控制模块接收的HDLC数据进行获取后存入存储器RAM，并将HDLC数据从存储器RAM取出后通过SDRAM控制单元发送到SDRAM进行存储，以及通过SDRAM控制单元将以太网数据从SDRAM中取出后发送到 HDLC控制模块；所述总线仲裁单元与HDLC接收发送模块进行连接。
4.根据权利要求2所述一种基于FPGA的一体化系统，其特征在于所述以太网接收发送单元包括以太网接收发送模块，用于对存储地址进行接收，根据接收的存储地址，将HDLC数据通过SDRAM控制单元从SDRAM中取出后发送到MAC控制模块，以及对从MAC控制模块传来的以太网数据进行接收后存入存储器RAM ；MAC控制模块，用于对从接口模块传来的以太网数据进行接收后发送到以太网接收发送模块，以及对HDLC数据进行接收后发送到接口模块；接口模块，用于对从以太网接口端传来的以太网数据进行接收后发送到MAC控制模块，以及对HDLC数据进行接收后发送到以太网接口端进行输出；所述总线仲裁单元与以太网接收发送模块进行连接。
5.根据权利要求4所述一种基于FPGA的一体化系统,其特征在于所述控制电路包括用于配置管理FPGA芯片和以太网接口端的微处理器、用于存储系统文件的NOR FLASH、用于存储程序和数据文件的NAND FLASH以及用于与上位机进行通信的RS232串口，所述微处理器分别与NOR FLASH,NAND FLASH以及RS232串口进行连接，所述微处理器通过外部CPU 总线单元与FPGA芯片进行连接。
6.根据权利要求5所述一种基于FPGA的一体化系统，其特征在于所述以太网接口端包括以太网接口和以太网交换芯片，所述以太网接口通过以太网交换芯片与FPGA芯片的接口模块进行连接，所述以太网交换芯片与微处理器进行连接。
7.根据权利要求4所述一种基于FPGA的一体化系统，其特征在于所述接口模块采用 M II 接口、RM II 接口、SM II 接口或 GM II 接口。
8.根据权利要求5所述一种基于FPGA的一体化系统，其特征在于所述微处理器采用 ARM处理器或MCU处理器。
9.根据权利要求I所述一种基于FPGA的一体化系统,其特征在于所述存储器RAM包括数据存储器RAM和用于存储MAC地址表的MAC地址存储器RAM。
10.根据权利要求9所述一种基于FPGA的一体化系统，其特征在于所述MAC地址存储器RAM是双口存储器。
全文摘要
本发明公开了一种基于FPGA的一体化系统，该系统包括数据处理转发电路和用于配置管理数据处理转发电路的控制电路，所述数据处理转发电路包括以太网接口端、用于完成E1时隙交叉和以太网数据汇聚的FPGA芯片、E1接口端、SDRAM、存储器RAM、外同步时钟以及锁相环，所述FPGA芯片分别与以太网接口端、E1接口端、SDRAM、存储器RAM、外同步时钟以及锁相环进行连接，所述控制电路分别与以太网接口端和FPGA芯片进行连接。通过使用本发明，便能够实现以太网汇聚功能和E1时隙交叉功能，从而将两台传统的设备结合成一台，这样不仅能节省占地空间，而且可以大大减少对设备的投资成本，而且易于进行维护和管理。本发明作为一种基于FPGA的一体化系统广泛应用在通讯领域中。
文档编号H04L12/28GK102611615SQ201210034980
公开日2012年7月25日 申请日期2012年2月16日 优先权日2012年2月16日
发明者黄琦 申请人:珠海市佳讯实业有限公司