专利名称：一种浮栅型图像传感器的字线译码电路布局结构的制作方法
技术领域：
本发明属于图像传感器设计技术领域，尤其涉及一种浮栅型图像传感器的字线译码电路布局结构。
背景技术：
快闪存储器有着广泛的应用，比如照相机、MP3等便携式电子设备。快闪存储器是通过其浮栅结构来实现数据的存储，通过编程操作注入电子到浮栅以提高存储单元的阈值电压来实现数据I的存储，通过擦除操作拉出浮栅上的电子以降低存储单元的阈值电压来实现数据O的存储。为了提高快闪存储器的存储容量，一个常用的方法是采用多位存储的方式，即通过控制浮栅上电子的数量和分布来实现2位以上数据的存储。显然，通过无限细分浮栅上电子的数量和分布可以用快闪存储器来实现模拟值的存储。更进一步的，可以将快闪存储器作为图像传感器使用，即图像传感器每个像素单元由一个浮栅结构的像素单元构成，通过将每个像素单元感应到的光信号的强弱转换为注入到像素单元浮栅上电子数量的多少，可以实现对光信号的连续检测和成像。图I是通用NOR构架快闪存储器的阵列结构图，所有存储单元的源端连接到一起构成源线SL，其中每一列存储单元的漏端连接到一起构成位线BL，每一行存储单元的栅极连接到一起构成字线WL，当存储容量不断增加时，字线WL的长度也随着增加，其寄生电容和寄生电阻也随着增加，导致信号读取速度不断降低。为了降低字线WL的长度，快闪存储器的设计者都会将存储阵列划分成若干个区块。而作为图像传感器，为了避免感光区不均匀，一般不能对整个感光阵列进行分块处理，必须采取其他措施来避免字线WL太长导致的读取速度降低的问题。
发明内容
针对上述背景技术中提到的快闪存储器的操作原理和通用NOR构架的快闪存储器阵列结构，本发明提出一种浮栅结构的图像传感器字线译码电路的布局结构，具有信号读取速度快的优点，能够解决图像传感器像素单元增加导致速度降低的问题。本发明提出一种浮栅型图像传感器的字线译码电路布局结构，包括浮栅型图像传感器，其中，所述浮栅型图像传感器包括η行m列像素单元，所有像素单元的源端与源线连通，其中每一列像素单元的漏端与位线连通，每一行像素单元的栅极与字线连通；第一字线译码电路和第二字线译码电路，其中，所述第一字线译码电路和所述第二字线译码电路具有相同结构，分别位于所述浮栅型图像传感器的所述字线方向的两侧，并通过所述字线读取信息。本发明的浮栅结构图像传感器中所有像素单元的源端连接到一起构成源线SL，其中每一列像素单元的漏端连接到一起构成位线BL，每一行像素单元的栅极连接到一起构成字线WL。字线译码电路同时布局到阵列字线方向的两侧，两个字线译码电路结构一样，同时工作，可以分别从阵列字线方向的两侧同时对选中的字线施加操作电压，可以增加一倍的字线驱动能力，进而增加一倍的字线充电速度，最终提高信号读取速度。本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中图I为通用NOR构架快闪存储器的阵列结构图；图2为通用NOR构架快闪存储器的字线译码电路布局示意图；和图3为本发明实施例的浮栅结构图像传感器的字线译码电路布局结构示意图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。本发明提出了一种浮栅结构的图像传感器字线译码电路的布局结构，具有信号读取速度快的优点，能够解决图像传感器像素单元增加导致速度降低的问题。本发明提出一种浮栅型图像传感器的字线译码电路布局结构，包括浮栅型图像传感器，其中，所述浮栅型图像传感器包括η行m列像素单元，所有像素单元的源端与源线连通，其中每一列像素单元的漏端与位线连通，每一行像素单元的栅极与字线连通；第一字线译码电路和第二字线译码电路，其中，所述第一字线译码电路和所述第二字线译码电路具有相同结构，分别位于所述浮栅型图像传感器的所述字线方向的两侧，并通过所述字线读取信息。为使本领域技术人员更好地理解本发明的技术方案，现结合图2与图3进行对比作进一步介绍。如图2所示是通用NOR构架快闪存储器的字线译码电路布局示意图，字线译码电路根据输入的地址信号和控制信号对字线WL进行选择，并输入相应的操作电压。一般的，字线译码电路布局在阵列字线方向的一侧，如图2所示的是将字线译码电路布局到阵列字线方向的左侧。在快闪存储器应用中，当存储单元增加时，会将整个阵列划分成小的区块，进而控制字线的长度不会太长，而在图像传感器应用中，由于无法进行区块划分，当像素单元增加时，字线的长度增加，如果只将字线译码电路布局到阵列字线方向的一侧，其驱动能力有限，且字线的寄生电阻电容较大，导致读取速度降低，因此本发明提出将字线译码电路同时布局到阵列字线方向的两侧。本发明的实施例如图3所示，这两个字线译码电路结构一样，同时工作，可以分别从阵列字线方向的两侧同时对选中的字线施加操作电压，可以增加一倍的字线驱动能力，进而增加一倍的字线充电速度，最终提高信号读取速度。在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
权利要求
1.一种浮栅型图像传感器的字线译码电路布局结构，其特征在于，包括浮栅型图像传感器，其中，所述浮栅型图像传感器包括η行m列像素单元，所有像素单元的源端与源线连通，其中每一列像素单元的漏端与位线连通，每一行像素单元的栅极与字线连通；第一字线译码电路和第二字线译码电路，其中，所述第一字线译码电路和所述第二字线译码电路具有相同结构，分别位于所述浮栅型图像传感器的所述字线方向的两侧，并通过所述字线读取信息。
全文摘要
本发明提出一种浮栅型图像传感器的字线译码电路布局结构，包括浮栅型图像传感器，其中，浮栅型图像传感器包括n行m列像素单元，所有像素单元的源端与源线连通，其中每一列像素单元的漏端与位线连通，每一行像素单元的栅极与字线连通；第一字线译码电路和第二字线译码电路，其中，第一字线译码电路和第二字线译码电路具有相同结构，分别位于浮栅型图像传感器的字线方向的两侧，并通过字线读取信息。本发明具有两个字线译码电路，可同时工作，可以分别从阵列字线方向的两侧同时对选中的字线施加操作电压，可以增加一倍的字线驱动能力，进而增加一倍的字线充电速度，最终提高信号读取速度。
文档编号H04N5/335GK102917178SQ20121040487
公开日2013年2月6日 申请日期2012年10月22日 优先权日2012年10月22日
发明者伍冬, 潘立阳 申请人:清华大学