专利名称：用于定时恢复的装置和系统的制作方法
技术领域：
本发明的实施例总体上涉及处理器领域。更具体地，本发明的实施例涉及用于定时恢复以在处理器中处理数据信号的装置、系统和方法。
背景技术：
在典型的输入/输出(I/O)收发机中，处理器的接收机处理接收到的信号以判定包含在接收到的信号中的数据。该处理通过至少两个相位插值器(PI)的方式来确定针对接收到的信号的数据和边沿样本，其中每个相位插值器(PI)生成一对时钟信号。PI的输出是具有四个相位的正交时钟信号(quadrature clock signal)。这四个相位中的两个相位用于对接收到的数据信号进行采样，而正交时钟信号的这四个相位中的剩余两个相位用于对接收到的数据信号的边沿进行采样。这里的术语“边沿”指代数据信号分别从逻辑低或逻辑高信号电平转换到逻辑高或逻辑低信号电平时的时间点。正交时钟信号的四个相位之间的任何延迟不匹配都会导致数据采样相位的有效偏移，从而导致接收机的误码率(BER)的增加和抖动容差的降低。图2示出了典型的接收机200。接收机200从发射机(例如图1中的103)接收输入信号rxp和rxn。接收到的信号rxp和rxn在被可选的均衡器均衡之后被采样器采样。采样器接收来自时钟分配网络的四相位的正交时钟信号，即iclk、iclkb、qclk、qclkb,其中时钟分配网络将来自两个PI的正交时钟信号分配给采样器。采样器的输出是数据和边沿样本(d0、dl和e0、el)，之后时钟和数据恢复(⑶R)电路利用这些数据和边沿样本来生成用于指示所述两个PI调整对于正交时钟信号的延迟的两组代码(Pidacl和pidac2)。在⑶R电路中，正交时钟信号的延迟被调整，以便iclk信号对位于数据信号眼的中心处的数据信号进行采样，而qclk信号对位于数据信号的转换点处的数据信号的边沿进行采样。由两个PI生成四相位的正交时钟信号，其中这两个PI通过时钟分配网络的方式接收时钟信号作为输入。作为两个PI的输入的输入时钟信号ck1、ckib、ckq和ckqb与四相位的输出正交时钟信号iclk、iclkb、qclk和qclkb之间的定时不匹配导致数据采样相位的偏移,从而增加了接收机的BER并降低了接收机的抖动容差。输入和输出时钟信号之间的这种定时不匹配可能由用于实现两个PI的设备中的系统和随机过程变化导致，其中即使两个PI具有相同的设计所述系统和随机过程变化也会导致这两个PI中的电气行为(例如，延迟、上升时间/下降时间等)的不匹配。除了两个PI中的不匹配之外，输入(ck1、ckib、ckq和ckqb)与输出时钟信号(iclk、iclkb、qclk和qclkb)之间的这种定时不匹配也可能由四相位的正交时钟信号iclk、iclkb、qclk和qclkb之间的时钟分配网络中的路由延迟不匹配所导致。四相位的正交时钟信号iclk、iclkb、qclk和qclkb之间的这种不匹配是处理器中的接收机的性能限制(如由BER、定时容限、抖动容差等度量的性能)
实用新型内容
[0005]以下给出了本实用新型的实施例的简要概述，以提供对这些实施例的一些方面的基本理解。该概述并非本实用新型的实施例的详尽概览。其既不意图标识这些实施例的关键或重要要素，也不意图描述这些实施例的范围。其仅用于以简化形式给出本实用新型的实施例的一些概念，以作为后文给出的更详细描述的序言。在一个实施例中，一种用于定时恢复的装置包括:相位插值器，用于生成时钟信号；第一积分器，用于在所述时钟信号的一个阶段的持续时间上对数据信号的第一部分进行积分；第一采样器，用于通过所述时钟信号对第一积分后部分进行采样；第一电路，用于存储所述数据信号的第一边沿样本；第二采样器，用于通过所述时钟信号对所存储的第一边沿样本进行采样；以及时钟数据恢复单元，用于至少基于所述数据信号的采样后的第一积分后部分和采样后的所存储的第一边沿样本来更新所述相位插值器。在一个实施例中，所述相位插值器是单个相位插值器，并且还能操作来生成所述时钟信号的反相信号。在一个实施例中，所述第一采样器和所述第二采样器能操作来通过所述时钟信号的同一转换边沿来采样所述数据信号的所述第一积分后部分和所存储的第一边沿样本。在一个实施例中，所述时钟信号的所述一个阶段的持续时间等于所述时钟信号的低或高阶段的持续时间。在一个实施例中，所述装置还包括:第二积分器，用于在所述时钟信号的所述反相信号的一个阶段的持续时间上对所述数据信号的第二部分进行积分；以及第三采样器，用于通过所述时钟信号的所述反相信号对第二积分后部分进行采样。在一个实施例中，所述装置还包括:第二电路，用于存储所述数据信号的第二边沿样本；以及第四采样器，用于通过所述时钟信号的所述反相信号对所存储的第二边沿样本进行采样。在一个实施例中，所述时钟数据恢复单元还能操作来基于所述数据信号的采样后的第二积分后部分和采样后的所存储的第二边沿样本来更新所述相位插值器。在一个实施例中，所述时钟信号的所述反相信号的所述一个阶段的持续时间等于所述时钟信号的所述反相信号的低或高阶段的持续时间。在一个实施例中，所述第一电路和所述第二电路能操作来分别匹配所述第一积分器和所述第二积分器的延迟。在一个实施例中，所述第三采样器和所述第四采样器能操作来通过所述时钟信号的所述反相信号的同一转换边沿来采样所述数据信号的所述第二积分后部分和所存储的第二边沿样本。在一个实施例中，所述时钟数据恢复单元能操作来通过由所述时钟数据恢复单元生成的更新信号来更新所述相位插值器，并且其中所述更新信号表示所述数据信号的采样后的第一积分后部分和采样后的第二积分后部分与所述数据信号的采样后的第一边沿样本和采样后的第二边沿样本之间的时序关系。在一个实施例中，所述相位插值器能操作来接收所述更新信号并修改所述时钟信号和所述时钟信号的所述反相信号的延迟。在一个实施例中，所述相位插值器能操作来接收正交时钟信号并仅输出所述时钟信号和所述时钟信号的反相信号，并且其中所述时钟信号和所述时钟信号的反相信号是根据所述正交时钟信号生成的。在一个实施例中，所述装置包括:均衡器，用于通过传输介质接收差分输入信号，并生成用于所述第一积分器的数据信号。在一个实施例中，一种系统包括:存储器；以及耦合到所述存储器的处理器，所述处理器包括用于通过传输介质接收信号并根据接收到的信号生成数据信号的接收机，所述接收机依据于所描述的装置。在一个实施例中，所述传输介质是以下中的至少之一:通用串行总线；或者快速外围部件互连。在一个实施例中，所述存储器是以下中的至少之一:静态随机存取存储器(SRAM);动态随机存取存储器(DRAM);闪速存储器；或者相变存储器(PCM)0在一个实施例中，所述处理器包括多个处理核心。在一个实施例中，所述系统包括:耦合到所述处理器的芯片组，用于使得所述处理器能够耦合到所述系统中的其他模块；以及耦合到所述芯片组的显示单元。在一个实施例中，所述系统包括:无线接口，用于将所述处理器与另一设备通信地耦合。这些实施例通过简化的接收机架构来提供处理器中的定时恢复，所述简化的接收机架构能够实现:消耗更低的功耗、具有更低的误码率(BER)和更高的抖动容差。以下说明书和附图详细阐述了本实用新型的实施例的某些说明性方面。然而，这些方面仅指示了可以采用本实用新型的实施例的原理的各种方式中的一些方式。本实用新型的实施例意图以替代、修改和变型的形式涵盖落入所附权利要求的广泛范围内的所有等同物。当结合附图来考虑时，根据以下对本发明实施例的详细描述，本发明的其他优点和新颖特征将变得显而易见。
根据下面给出的详细描述以及本发明的各种实施例的附图将能够更充分地理解本发明的实施例，然而，它们并不意欲将本发明局限于具体实施例，而是仅出于解释和理解的目的。图1示出了根据本发明一个实施例的具有接收机的高级系统，该接收机具有定时电路。图2是具有两个或更多个相位插值器及复杂时钟信号分配的传统时钟数据恢复电路。图3A是根据本发明一个实施例的具有单个相位插值器和简化的时钟信号分配网络的接收机。图3B是根据本发明一个实施例的在图1和图3A的接收机中使用的积分器和相应的匹配电路的实现方式。图4A是根据本发明一个实施例的图3A中的接收机的时序图。图4B是根据本发明一个实施例的可替换的接收机设计的时序图。图5是根据本发明一个实施例的在接收机中恢复数据的方法流程图。图6是根据本发明一个实施例的具有用于执行图5的方法的指令并具有图1和图3A的接收机的系统级图示。
具体实施方式
本发明的实施例涉及通过与图2中的接收机架构相比消耗更少的功耗、具有更低的误码率(BER)和更高的抖动容差的简化接收机架构的方式进行处理器中的定时恢复的装置、系统和方法。在一个实施例中，使用单个相位插值器(PI)而非图2中的两个相位插值器(PI)。在一个实施例中，PI能操作来生成两相位的时钟信号而非图2中的四相位的正交时钟信号。在本文描述的实施例中，消除了两相位的时钟信号中不匹配的来源，这是因为没有要匹配的其他时钟信号。输入时钟信号(PI的输入)中的任何不匹配都不导致PI的输出时钟信号的不匹配，但会影响PI输出的相位阶跃的线性。在一个实施例中，在数据信号的采样之前使用积分器。在这种实施例中，积分器允许接收机应用单个时钟边沿来对接收到的数据信号的数据和边沿样本两者进行采样。用于对数据信号的数据和边沿样本进行采样的单个采样时钟边沿消除了与参照图2所讨论的时钟不匹配相关的问题。因此，简化了接收机设计，从而使得两相位的时钟信号中的不匹配的来源最少，并因此产生更高的抖动容差和更低的BER。在一个实施例中，与需要两个PI和复杂的CDR来向两个PI提供至少两个控制信号的图2中的接收机架构相比，使用单个PI来生成时钟信号导致更低的功耗和简化的时钟数据恢复(CDR)电路。在下面的描述中，讨论各种细节来提供对本发明实施例的更透彻的解释。然而，对本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其他实例中，以框图形式而非详细形式示出了众所周知的结构和设备，以避免模糊本发明的实施例。注意，在实施例的相应附图中，信号用线表示。一些线可以更粗以指示更多组分的信号路径，和/或一些线可以在一端或更多端具有箭头以指示主信息流向。这些指示并不意欲进行限制。相反地，这些线与一个或多个示例性实施例结合使用，以便于更容易地理解电路或逻辑单元。由设计需要或偏好所指定的任何被描绘的信号可以实际地包括可以在任一方向上传播的一个或多个信号，并且任何信号都可以用任意恰当类型的信号方案(例如，差分对、单端等)来实现。图1示出了根据本发明一个实施例的具有接收机104的高级系统100，其中接收机104具有定时电路105。在一个实施例中，系统100包括处理器101，其中处理器101经由通信链路106通信地耦合到处理器102。在一个实施例中，通信链路106是母板(未示出)上的导电迹线。在另一实施例中，通信链路106是用于与通用串行总线(USB)接口连接的柔性导电线缆。在一个实施例中，发射机103和接收机104 (也称为接收单元)是基于USB的发射机和接收机单元。在一个实施例中，基于USB的发射机和接收机是基于USB3的发射机和接收机。在其他实施例中，发射机103和接收机104对应于其他I/O标准，诸如串行高级技术附设(SATA)、快速外围部件互连(PC1-E )等。在一个实施例中，通信链路106是如图6中的无线天线678所示的无线传输介质。在一个实施例中，无线传输介质耦合到无线个域网(WPAN)、无线局域网(WLAN)和无线广域网(WffAN)中的一者或多者。返回参照图1，在一个实施例中，处理器101和102分别是微处理器和相应的芯片组处理器。在一个实施例中，处理器101和102都是微处理器(CPU)。在一个实施例中，处理器102耦合到存储器(图6中的存储器630、660、662)。在一个实施例中，存储器是动态随机存取存储器(DRAM)。在一个实施例中，存储器是静态随机存取存储器(SRAM)。返回参照图1，虽然处理器102被示为具有接收机104并且处理器101被示为具有发射机103，但是在一个实施例中，处理器101和102都具有位于同一管芯上的发射机和接收机以通过一个或多个通信链路发送和接收数据。在一个实施例中，接收机104包括逻辑单元105,其中逻辑单元105能操作来处理接收到的信号107，以使得逻辑单元105具有增加的抖动容差和降低的BER。在一个实施例中，接收机104在其定时逻辑单元105中使用单个PI来生成用于对接收到的数据信号107的数据和边沿样本进行采样的采样时钟。在一个实施例中，使用同一采样时钟信号转换来对接收到的数据信号107的数据和边沿样本两者进行采样。定时逻辑单元105的细节参照图3-6进行讨论。来自接收机104的输出信号108用于由处理器102做进一步的处理(未示出)。图3A是根据本发明一个实施例的、与图2的接收机架构相比具有单个PI和简化的时钟信号分配网络的接收机300 (与图1的接收机104相同)的一部分。在一个实施例中，接收机300包括用于对接收自发射机(例如图1中的发射机103 )的输入信号进行均衡的均衡器301。在一个实施例中，均衡器301是线性均衡器,诸如连续时间线性均衡器(CTLE)。在一个实施例中，均衡器301能操作来接收差分输入信号rxp和rxn，并输出单端均衡信号309。在其他实施例中，接收机300能操作来从发射机(例如图1中的发射机103)接收单端信号，而不改变本发明的实施例的本质。在一个实施例中，接收机300包括单个PI 302，该单个PI 302能操作来通过由时钟缓冲器311表不的时钟树接收输入时钟信号ck1、ckib、ckq和ckqb,以生成两个时钟信号iclk 312和iclkb 313。在一个实施例中，输入时钟信号ck1、ckib、ckq和ckqb是正交时钟信号。在一个实施例中，PI 302能操作来根据正交输入时钟信号来仅生成iclk 312及其反相信号iclkb 313。与信号ckq和ckqb类似,输入时钟信号cki和ckib是彼此反相的，即cki是ckib的反相信号,ckq是ckqb的反相信号,其中时钟信号cki和ckq相对于彼此相移90度。在一个实施例中，输入时钟信号ck1、ckib、ckq和ckqb由锁相环(PLL)生成，其中PLL未示出以免模糊本发明的实施例。在一个实施例中，PI 302能操作来从时钟数据恢复(⑶R)单元310接收控制/更新信号314。在一个实施例中，⑶R 310指示PI 302相对于时钟信号cki和/或ckq延迟或修改其输出信号iclk 312，以便数据信号309由采样器305a_b和306a_b恰当地采样。参照图4A，术语“恰当地采样”指代瞬时地采样数据信号309以生成数据信号309的边沿样本，同时在数据信号的一个阶段(该阶段开始于数据转换点)上对数据信号进行积分之后对数据信号进行采样以生成数据信号的数据样本。在图4B的可替换的实施例中，术语“恰当地采样”指代对位于数据信号眼中间的数据信号进行瞬时地采样以生成数据信号的数据样本，同时对在从数据信号的中间开始的数据信号的一个阶段上进行积分得到的积分后数据信号进行采样以生成数据信号309的边沿样本。返回参照图3A，在一个实施例中，在由采样器305a_b进行采样之前，在数据信号309的一个阶段的时间段上对数据信号309进行积分。在一个实施例中，数据信号309的第一半(即数据信号309的第一阶段)由积分器303a (也称为第一积分器)积分。在一个实施例中，数据信号309的第二半(即数据信号309的第二阶段)由积分器303b (也称为第二积分器)积分。在一个实施例中，积分器303a和303b的输出307a和307b分别由米样器305a (也称为第一米样器)和305b (也称为第三米样器)米样，以生成数据样本d0307c和dl307d。在一个实施例中，数据信号309的第一边沿308a由采样器306a(也称为第二采样器)瞬时地采样以生成采样信号e0308c，其中数据信号309的第一边沿对应于数据信号309的第一半的边沿。在一个实施例中，数据信号309的第二边沿308b由采样器306b(也称为第四采样器)瞬时地采样以生成采样信号el308d，其中数据信号309的第二边沿el308d对应于数据信号309的第二半的边沿。在一个实施例中，在对数据信号309的第一和第二边沿进行采样之前使用匹配积分器304a (也称为第一电路)和304b (也称为第二电路)，其中匹配积分器304a和304b能操作来分别匹配积分器303a和303b的延迟并允许采样器306a和306b瞬时地对数据信号309进行采样。这里的术语“对延迟进行匹配”指代调整电路(例如匹配积分器304a)的延迟，以便该电路的延迟基本上等于另一电路(例如，积分器303a)的延迟。这里的术语“基本上等于”指代两个量(例如，微微秒的延迟)彼此相差10%以内。在一个实施例中，米样器305a、305b、306a和306b被实现为触发器。在另一实施例中，采样器305a、305b、306a和306b被实现为采样保持电路。在其他实施例中，可以使用其他种类的采样器来在数据和边沿信号点处对数据信号进行采样，而不会改变本发明的实施例的本质。在本文讨论的实施例中，通过时钟信号iclk 312的同一转换边沿来执行采样器305a和306a所进行的数据和边沿采样。类似地，通过时钟信号iclk312的反相信号(即时钟信号iclkb 313)的同一转换边沿来执行采样器305b和306b所进行的数据和边沿采样。通过在时钟信号的同一转换上执行数据和边沿采样，不需要具有图2所示情况中的额外PI来生成四相位的正交时钟信号。在这种实施例中，BER降低了，同时接收机300的抖动容差增加了，因为时钟信号iclk 312和iclkb 313之间不匹配的来源减少了。在上述的实施例中，PI的消除还降低了接收机300的功耗和硅面积。在一个实施例中，⑶R单元310相比于图2中的⑶R单元而言被简化了，因为⑶R单元310能操作来仅生成一个控制(或更新)信号，用于分别基于数据和边沿样本307c-d和308c-d来调整或更新时钟信号iclk 312和iclkb 313的相位。这里的术语“调整”或“更新”指代相对于输入时钟信号cki和ckq来有效地改变或修改时钟信号iclk 312和iclkb313的延迟。图3B是根据本发明一个实施例的在图1和图3A中的接收机中使用的积分器303a和相应的匹配电路304a的晶体管级电路330。匹配电路304a的一个目的是最小化(降低)积分器303中的管芯上工艺变化的影响。在一个实施例中，在对数据信号309的第一和第二边沿进行采样之前使用匹配积分器304a，其中匹配积分器304a能操作来匹配积分器303的延迟。图3B的积分器303a在iclk 312处于逻辑低电平时执行对输入数据信号309进行积分的过程，其中积分器303a的输出在iclk 312的上升沿处被采样器305a采样。虽然图3B中的积分器303a是差分输入积分器，但是其可以被能操作来输出差分或单端积分信号的单端输入积分器所替换，而不会改变本发明的实施例的本质。类似地，图3B中的基于PMOS输入的积分器303a可以被基于NMOS输入的积分器所替换，而不会改变本发明的实施例的本质。在一个实施例中，匹配积分器304a能操作来在iclkb 313的上升沿处对输入数据信号309进行采样，其中iclkb 313的上升沿是iclk 312的下降沿。在一个实施例中，数据信号309由一个或多个晶体管332采样，以生成采样信号331。在一个实施例中，采样信号331在iclk 312处于逻辑低电平时被积分，其中积分器304a的输出被米样器306a米样。由于采样信号331的极性与积分信号308a的极性相同，所以匹配积分器304a的效果是允许采样器306a瞬时地采样数据信号309以通过采样器306a生成边沿样本e0308c。在一个实施例中，匹配积分器304a通过具有与积分器303a的电路拓扑相同的电路拓扑来匹配积分器303a的延迟和特性。图4A是根据本发明一个实施例的图3A中的接收机300的时序图400。y轴表示电压，而X轴表示时间。数据信号309的阴影区域表示数据信号309的由积分器303a积分的第一阶段。在一个实施例中，数据信号309的第一阶段等于时钟信号iclk 312的低或高阶段的持续时间。时钟信号iclk 312在iclk 312的上升沿(由ak表示)处对数据信号309进行采样，以生成数据样本307c。时钟信号iclk 312的同一上升沿对非积分数据信号309(由ek表示)进行采样，以生成边沿样本308c。iclkb 313的上升沿(其是iclk 312的下降沿)用于对数据信号309的积分后的第二阶段(由ak+1表示)进行采样，以生成数据样本307d。iclkb 313的同一上升沿用于对由ek+1表示的数据信号进行采样，以生成边沿样本308d。在一个实施例中，数据信号309的第二阶段等于反相的时钟信号iclkb313的低或高阶段的持续时间。虽然从通过iclk 312和iclkb 313的上升沿对数据信号309进行采样的方面描述了本发明的实施例，但是根据前面的描述，其他的采样替换对于本领域普通技术人员来说是显而易见的。例如，iclk312的上升沿和iclk 312的下降沿可以用于生成信号307c-d和308c_d。图5是根据本发明一个实施例的用于根据图1的接收到的数据信号107来生成数据和时钟信号的方法流程图500。参照图1和图3A以及图4A来讨论方法500。在框501，通过相位插值器302生成时钟信号iclk 312和iclkb313。在框502，第一积分器303a在时钟信号iclk 312的一个阶段的持续时间上对数据信号309的第一部分进行积分。在框503，通过时钟信号iclk 312对数据信号309的积分后的第一部分d0307c进行采样。在框504，通过匹配电路304a来匹配第一积分器303a的延迟，以生成数据信号309的第一边沿样本308a。在框505，通过时钟信号iclk 312对数据信号309的第一边沿样本e0308c进行米样。在框506,至少基于数据信号309的米样后的第一积分后部分307c和米样后的第一边沿样本308c来更新相位插值器302，其中采样数据信号309的第一积分后部分307c和第一边沿样本308c通过时钟信号iclk 312的同一转换边沿执行。在一个实施例中，图5的方法通过执行存储在存储介质(例如，闪速驱动器)上的计算机可执行指令来实现。图6示出了根据本发明一个实施例的具有图1和图3A中的接收机104的系统级图示。在一个实施例中，系统600包括但不局限于台式计算机、膝上型计算机、上网本、平板计算机、笔记本计算机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算设备、智能电话、因特网设备或任何其他类型的计算设备。在另一实施例中，系统600实施本文公开的方法，并且可以是片上系统(SOC)型的系统。在一个实施例中，处理器610具有一个或多个处理核心612和612N，其中612N表不位于处理器610内部的第N个处理器核心,其中N是正整数。在一个实施例中，系统600包括包含610和605在内的多个处理器，其中处理器605具有与处理器610的逻辑类似或相同的逻辑。在一个实施例中，处理核心612包括但不局限于用于获取指令的预取逻辑、用于解码指令的解码逻辑、用于执行指令的执行逻辑等。在一个实施例中，处理器610具有高速缓冲存储器616，用于对系统600的指令和/或数据进行缓存。在一个实施例中，高速缓存存储用于执行图5的方法的指令。在本发明的另一实施例中，高速缓冲存储器616包括位于处理器610内部的一级、二级和三级高速缓冲存储器或者任何其他配置的高速缓冲存储器。在一个实施例中，处理器610包括存储控制中心(MCH) 614，该存储控制中心614能操作来执行使得处理器610能够访问和与存储器630 (包括易失性存储器632和/或非易失性存储器634)通信的功能。在一个实施例中，处理器610包括图1和图3A的接收机104。在一个实施例中，处理器610使用图1的接收机104来与存储器630和芯片组620进行通信。在一个实施例中，处理器610还耦合到无线天线678，以与被配置成发送和/或接收无线信号的任何设备进行通信。在一个实施例中，非易失性存储器632包括但不局限于同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或任何其他类型的随机存取存储器设备。非易失性存储器634包括但不局限于闪速存储器、相变存储器(PCM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)或任何其他类型的非易失性存储器设备。存储器630存储由处理器610执行的信息和指令。在一个实施例中，存储器630还可以存储在处理器610正在执行指令时的临时变量或其他中间信息。在一个实施例中，芯片组620经由点到点(PtP或P-P)接口 617和622与处理器610连接。在一个实施例中，芯片组620使得处理器610能够连接到系统600中的其他模块。在本发明的一个实施例中，接口 617和622根据PtP通信协议(诸如Intel 快速通道互连(QPI)等)进行操作。在一个实施例中，处理器610包括图1和图3A的接收机104。在一个实施例中，芯片组620使用图1和图3A中的接收机104，以与处理器610、605N、显示设备640和其他设备672、676、674、660、662、664、666、667等进行通信。在一个实施例中，芯片组620还耦合到无线天线678，以与被配置成发送和/或接收无线信号的任何设备进行通信。在一个实施例中，芯片组620经由接口 626连接到显示设备640。在一个实施例中，显示设备640包括但不局限于液晶显示器(IXD)、等离子显示器、阴极射线管(CRT)显示器或任何其他形式的视觉显示设备。在本发明的一个实施例中，处理器610和芯片组620被合并成单个S0C。另外，芯片组620连接到将各种模块674、660、662、664和666互连的一个或单个总线650和655。在一个实施例中，如果总线速度或通信协议中存在不匹配，则总线650和655可以经由总线桥672而互连在一起。在一个实施例中，芯片组620经由接口624和/或104与非易失性存储器660、大容量存储设备662、键盘/鼠标664、和网络接口666、智能TV 676、消费电子装置677等相耦合，但并不局限于此。在一个实施例中，大容量存储设备662包括但不局限于固态驱动器、硬盘驱动器、通用串行总线闪存驱动器或任何其他形式的计算机数据存储介质。在一个实施例中，网络接口 666由任意类型的公知的网络接口标准实现，包括但不局限于以太网接口、通用串行总线(USB )接口、快速外围部件互连(PCI)接口、无线接口和/或任何其他适当类型的接口。在一个实施例中，无线接口根据但不局限于IEEE 802.11标准及其相关家族、家庭插电AV(HPAV)、超宽带(UWB)、蓝牙、WiMax或任何形式的无线通信协议进行操作。虽然图6中示出的模块被描述为系统600内的分离的块，但是由这些块中的一些块所执行的功能可以被集成到单个的半导体电路中或者可以使用两个或更多个分离的集成电路来实现。例如，虽然高速缓冲存储器616被描述为处理器610中的分离的块，但是高速缓冲存储器616能够各自被集成到处理器核心612中。在一个实施例中，系统600可以包括多于一个的在本发明的另一实施例中的处理器/处理核心。本说明书中提及的“实施例”、“一个实施例”、“一些实施例”或“其他实施例”表示结合这些实施例描述的特定特征、结构或特性包括在至少一些实施例中，但不是必须地包括在所有实施例中。在各处出现的“实施例”、“一个实施例”或“一些实施例”不必都指代同一实施例。如果说明书中阐述部件、特征、结构或特性“可以”、“可能”或“能够”被包括，则不要求包括该特定部件、特征、结构或特性。如果说明书或权利要求中提及“一个”或“一”元件，则其并不意味着只存在一个该元件。如果说明书或权利要求中提及“其他”元件，则并不排除存在不止一个所述其他元件。虽然已经结合本发明的具体实施例描述了本发明，但是根据前面的描述，这些实施例的许多替换、修改和变型对于本领域普通技术人员而言是显而易见的。例如，在一个实施例中，图3B中的积分器和相应的匹配电路可以被实现为单端电路，所述单端电路能操作来接收差分或单端输入和能操作来生成单端输出。在一个实施例中，图3B中的积分器和相应的匹配电路可以被实现为基于NMOS差分输入的积分器和相应的匹配电路，而非图3B中的基于PMOS的实现方式。图4B是根据本发明一个实施例的可替换的接收机的时序图410。在该可替换实施例中，图3A中的恢复的时钟信号iclk 312和iclkb 313被对准到数据信号309的眼的中间，以瞬时地采样数据信号309来生成采样后信号d0307c和dl307d。在一个实施例中，图3A中的积分器303a和303b与图3A中的匹配电路304a和304b交换。在这种实施例中，图3A中的相同的恢复的时钟信号iclk 312和iclkb 313用于通过采样积分器303a和303b(它们之前是匹配电路304a和304b)的积分后输出来采样数据信号309的边沿。类似于图4A，在产生图4B中的时序图的实施例中，使用同一时钟转换边沿来采样数据信号309的数据和边沿两者。本发明的实施例意欲涵盖落入所附权利要求的广阔范围内的所有此类替换、修改和变型。
权利要求1. 一种用于定时恢复的装置，所述装置包括: 相位插值器，用于生成时钟信号； 第一积分器，用于在所述时钟信号的一个阶段的持续时间上对数据信号的第一部分进行积分； 第一采样器，用于通过所述时钟信号对第一积分后部分进行采样； 第一电路，用于存储所述数据信号的第一边沿样本； 第二采样器，用于通过所述时钟信号对所存储的第一边沿样本进行采样；以及时钟数据恢复单元，用于至少基于所述数据信号的采样后的第一积分后部分和采样后的所存储的第一边沿样本来更新所述相位插值器。
2.根据权利要求1所述的装置，其中，所述相位插值器是单个相位插值器，并且还能操作来生成所述时钟信号的反相信号。
3.根据权利要求1所述的装置，其中，所述第一采样器和所述第二采样器能操作来通过所述时钟信号的同一转换边沿来采样所述数据信号的所述第一积分后部分和所存储的第一边沿样本。
4.根据权利要求2所述的装置，还包括: 第二积分器，用于在所述时钟信号的所述反相信号的一个阶段的持续时间上对所述数据信号的第二部分进行积分； 第三采样器，用于通过所述时钟信号的所述反相信号对第二积分后部分进行采样。
5.根据权利要求4所述的装置，还包括: 第二电路，用于存储所述数据信号的第二边沿样本；以及 第四采样器，用于通过所述时钟信号的所述反相信号对所存储的第二边沿样本进行采样。
6.根据权利要求5所述的装置，其中所述时钟数据恢复单元还能操作来基于所述数据信号的采样后的第二积分后部分和采样后的所存储的第二边沿样本来更新所述相位插值器。
7.根据权利要求4所述的装置，其中，所述第一电路和所述第二电路能操作来分别匹配所述第一积分器和所述第二积分器的延迟。
8.根据权利要求5所述的装置，其中，所述第三采样器和所述第四采样器能操作来通过所述时钟信号的所述反相信号的同一转换边沿来采样所述数据信号的所述第二积分后部分和所存储的第二边沿样本。
9.根据权利要求5所述的装置，其中，所述时钟数据恢复单元能操作来通过由所述时钟数据恢复单元生成的更新信号来更新所述相位插值器，并且其中所述更新信号表示所述数据信号的采样后的第一积分后部分和采样后的第二积分后部分与所述数据信号的采样后的第一边沿样本和采样后的第二边沿样本之间的时序关系。
10.根据权利要求9所述的装置，其中，所述相位插值器能操作来接收所述更新信号并修改所述时钟信号和所述时钟信号的所述反相信号的延迟。
11.根据权利要求1所述的装置，其中，所述相位插值器能操作来接收正交时钟信号并仅输出所述时钟信号和所述时钟信号的反相信号，并且其中所述时钟信号和所述时钟信号的反相信号是根据所述正交时钟信号生成的。
12.根据权利要求1所述的装置，还包括: 均衡器， 用于通过传输介质接收差分输入信号，并生成用于所述第一积分器的数据信号。
13.—种系统,包括: 存储器；以及 耦合到所述存储器的处理器，所述处理器包括用于通过传输介质接收信号并根据接收到的信号生成数据信号的接收机，所述接收机依据于装置权利要求1-14中的任何一项权利要求。
14.根据权利要求13所述的系统，其中，所述传输介质是以下中的至少之一: 通用串行总线；或者 快速外围部件互连。
15.根据权利要求13所述的系统，其中，所述存储器是以下中的至少之一: 静态随机存取存储器(SRAM)； 动态随机存取存储器(DRAM)； 闪速存储器；或者 相变存储器。
16.根据权利要求13所述的系统，其中，所述处理器包括多个处理核心。
17.根据权利要求13所述的系统，还包括: 耦合到所述处理器的芯片组，用于使得所述处理器能够耦合到所述系统中的其他模块；以及 连接到所述芯片组的显示单元。
18.根据权利要求13所述的系统，还包括: 无线接口，用于将所述处理器与另一设备通信地耦合。
专利摘要本文描述了一种用于定时恢复的装置和系统，其通过消耗更低功耗、具有更低误码率(BER)和更高抖动容差的简化接收机架构在处理器中进行定时恢复。该装置包括相位插值器，用于生成时钟信号；第一积分器，用于在所述时钟信号的一个阶段的持续时间上对数据信号的第一部分进行积分；第一采样器，用于通过所述时钟信号对第一积分后部分进行采样；第一电路，用于存储所述数据信号的第一边沿样本；第二采样器，用于通过所述时钟信号对所存储的第一边沿样本进行采样；以及时钟数据恢复单元，用于至少基于所述数据信号的采样后的第一积分后部分和采样后的所存储第一边沿样本来更新相位插值器。
文档编号H04L1/00GK203166947SQ20122009383
公开日2013年8月28日 申请日期2012年3月13日 优先权日2011年3月15日
发明者Y·江, R·穆哈纳韦卢, M·W·阿尔特曼 申请人:英特尔公司