专利名称：串行Flash电路及具有串行Flash电路的机顶盒的制作方法
技术领域：
本实用新型属于机顶盒电路技术领域，具体涉及机顶盒内部flash电路部分。
背景技术：
由于Flash电路具有强大的数据读写功能，在电子电路中起到非常关键的作用。因此市面上安全级别较高的机顶盒多采用Flash电路进行数据的读写。但现有机顶盒中的Flash电路采用并行Flash。并行Flash包含48个管脚，其中42个管脚用于与电路中的信号线连接，因此封装并行Flash的pcb占用面积较大，且布线复杂，不利于产品的升级。因此有必要提供一种在不影响电路性能的情况下，优化Flash电路的串行Flash电路，使机顶盒内部电路布局简洁化。
实用新型内容本实用新型实施例为解决现有机顶盒中并行Flash电路的pcb占用面积大、布线复杂的问题，提供一种优化的Flash电路，从而使机顶盒内部电路简洁，利于产品的升级。根据本实用新型的实施例，提供一种串行Flash电路，包括主芯片和Flash芯片，所述Flash芯片包括数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚，所述数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚通过数据线与主芯片对应的管脚连接。其中，所述Flash芯片的工作电压为3.3V，存储容量为8M。所述Flash 芯片为 25 系列 SPI FLASH 芯片 MX25L6455E。所述Flash芯片为单I/O工作模式。所述Flash芯片在读模式下工作频率为16.9MHz。根据本实用新型的实施例，还提供了一种具有串行Flash电路的机顶盒，包括主芯片和Flash芯片，其特征在于，所述Flash芯片包括数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚，所述数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚通过数据线与主芯片对应的管脚连接。其中，所述Flash芯片的工作电压为3.3V，存储容量为8M。所述Flash 芯片为 25 系列 SPI FLASH 芯片 MX25L6455E。所述Flash芯片为单I/O工作模式。所述Flash芯片在读模式下工作频率为16.9MHz。由以上技术方案可知，本实用新型中串行Flash电路的Flash芯片设置有与主芯片的地址管脚连接的数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚。主芯片通过五根数据线与上述Flash芯片中的五个管脚连接就可实现对Flash芯片的读写(输出/输入)操作。与现有的并行Flash电路中Flash芯片与主芯片需42根信号线连接相t匕，本实用新型大大减少了 PCB版图的面积和布线复杂度，实现电路的简洁化，有利于产品的升级。
图1为实施例1中串行Flash电路的电路连接示意图；图2为实施例1中Flash芯片的读写时序图。
具体实施方式
为使本实用新型的目的、技术方案及优点更加清楚明白，以下参照附图并列举实施例，对本实用新型进一步详细说明。实施例1:根据本实用新型的实施例提供了一种串行Flash电路。图1示出了串行Flash电路的电路图。如图1所示，串行Flash电路包括主芯片I和Flash芯片2。本实施例中Flash芯片2采用型号为MX25L6455E的SPI FLASH芯片2。Flash芯片2在读模式时工作频率为16.9MHz，存储容量为8M。MX25L6455E芯片的工作模式为单I/O工作模式。Flash芯片2包括24个管脚，其中，数据输入管脚(SI/S100)、数据输出管脚(S0/S101 )、时钟管脚(SCLK)、写保护管脚(WP/S102)和片选管脚(/CS) 5个管脚分别通过数据线D2、数据线D3、串行时钟数据线B2、写保护数据线C4和片选数据线C2与主芯片I的SPMOS1、SPIMIS0,SPISCK, SPIffP, SPICSN 五个管脚连接。本实施例中的Flash芯片2的工作电压为3.3V，如图1所示，Flash芯片2的电源管脚(VCC)与3.3V电源电连接。下面对本实施例中串行Flash电路的Flash芯片2的工作流程做详细阐述。3.3V电源通过数据线B4与Flash芯片2的VCC管脚连接，为Flash芯片2提供工作电源。Flash芯片2检测片选管脚(/CS)接收的电信号,若片选管脚(/CS)接收的电信号为低电平信号，则Flash芯片2可以进行读写工作；若片选管脚(/CS)接收的电信号为高电平，则Flash芯片2无响应。本实施例中的高、低电平由系统软件根据需求进行设置。Flash芯片2检测写保护管脚(WP/S102)接收的电信号，若写保护管脚(WP/S102)为低电平，则Flash芯片2为写保护状态；若写保护管脚(WP/S102)为高电平，则Flash芯片2可以读写。当Flash芯片2可进行数据读写时，Flash芯片2根据串行时钟数据线(B2)的时序并通过数据线D2和数据线D3进行数据的输出和输入。图2不出了 Flash芯片2的读与时序图。如图2所不:SCLK上升沿触发时，SI管脚工作，Flash芯片2进行数据输入(写操作)；SCLK下降沿触发时，SO管脚工作，Flash芯片2进行数据输出(读操作)。实施例2:结合图1和图2，具有串行Flash电路的机顶盒，串行Flash电路包括主芯片I和Flash芯片2。本实施例中Flash芯片2采用型号为MX25L6455E的SPI FLASH芯片2。Flash芯片2读模式工作频率为16.9MHz，存储容量为8M。MX25L6455E芯片的工作模式为单I/O工作模式。Flash芯片2包括24个管脚，其中，数据输入管脚(SI/S100)、数据输出管脚(S0/S101 )、时钟管脚(SCLK)、写保护管脚(WP/S102)和片选管脚(/CS)5个管脚分别通过数据线D2、数据线D3、串行时钟数据线B2、写保护数据线C4和片选数据线C2与主芯片I的 SPMOS1、SPIMISO, SPISCK, SPIffP, SPICSN 五个管脚连接。本实施例中的Flash芯片2的工作电压为3.3V，如图1所示，Flash芯片2的电源管脚(VCC)与3.3V电源电连接。下面对本实施例中串行Flash电路的Flash芯片2的工作流程做详细阐述。3.3V电源通过数据线B4与Flash芯片2的VCC管脚连接，为Flash芯片2提供工作电源。Flash芯片2检测片选管脚(/CS)接收的电信号,若片选管脚(/CS)接收的电信号为低电平信号，则Flash芯片2可以进行读写工作；若片选管脚(/CS)接收的电信号为高电平，则Flash芯片2无响应。本实施例中的高、低电平由系统软件根据需求进行设置。Flash芯片2检测写保护管脚(WP/S102)接收的电信号，若写保护管脚(WP/S102)为低电平，则Flash芯片2为写保护状态；若写保护管脚(WP/S102)为高电平，则Flash芯片2可以读写。当Flash芯片2可进行数据读写时，Flash芯片2根据串行时钟数据线(B2)的时序并通过数据线D2和数据线D3进行数据的输出和输入。图2不出了 Flash芯片2的读与时序图。如图2所不:SCLK上升沿触发时，SI管脚工作，Flash芯片2进行数据输入(写操作)；SCLK下降沿触发时，SO管脚工作，Flash芯片2进行数据输出(读操作)。以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
权利要求1.一种串行Flash电路，包括主芯片和Flash芯片，其特征在于，所述Flash芯片包括数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚，所述数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚通过数据线与主芯片对应的管脚连接。
2.如权利要求1所述的串行Flash电路，其特征在于，所述Flash芯片的工作电压为3.3V，存储容量为8M。
3.如权利要求1或2所述的串行Flash电路，其特征在于，所述Flash芯片为25系列SPI FLASH 芯片 MX25L6455E。
4.如权利要求3所述的串行Flash电路，其特征在于，所述Flash芯片为单I/O工作模式。
5.如权利要求4所述的串行Flash电路，其特征在于，所述Flash芯片在读模式下工作频率为16.9MHz。
6.一种具有串行Flash电路的机顶盒，包括主芯片和Flash芯片，其特征在于，所述Flash芯片包括数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚，所述数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚通过数据线与主芯片对应的管脚连接。
7.如权利要求6所述的机顶盒，其特征在于，所述Flash芯片的工作电压为3.3V，存储容量为8M。
8.如权利要求6或7所述的机顶盒，其特征在于，所述Flash芯片为25系列SPIFLASH芯片 MX25L6455E。
9.如权利要求6或7所述的机顶盒，其特征在于，所述Flash芯片为单I/O工作模式。
10.如权利要求9所述的串行Flash电路，其特征在于，所述Flash芯片在读模式下工作频率为16.9MHz。
专利摘要本实用新型公开了一种具有串行Flash电路的机顶盒，包括主芯片和Flash芯片，所述Flash芯片包括数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚，所述数据输入管脚、数据输出管脚、时钟管脚、写保护管脚、片选管脚通过数据线与主芯片对应的管脚连接。与现有使用并行Flash电路的机顶盒相比，本实用新型中的机顶盒的串行Flash电路大大减少了PCB版图的面积和布线复杂度，实现了电路的简洁化，有利于产品的升级。
文档编号H04N21/426GK202979183SQ20122044450
公开日2013年6月5日 申请日期2012年9月3日 优先权日2012年9月3日
发明者石新利 申请人:青岛海信宽带多媒体技术有限公司