专利名称：一种图像像元合并的电路的制作方法
技术领域：
—种图像像元合并的电路技术领域[0001]本实用新型涉及一种图像像元的处理方法，尤其涉及数字图像像元合并的电路。
技术背景[0002]数码影像和机器视觉领域主要采用的两类光电传感芯片，分别为C⑶芯片 (Charge Coupled Device)和 CMOS 芯片(Complementary Metal-Oxide-Semiconductor Transistor)。CXD芯片和CMOS芯片尽管在技术上有很大区别，但基本过程都按以下步骤[0003]1、光电转换(将入射光信号转换成电信号);[0004]2、电荷收集(以一定的形式收集并贮存代表入射光能量的电荷信号)；3、信号转换与输出(CCD以模拟信号的形式输出图像，CMOS可以直接输出数字图像信号)。[0006]合并(Binning)是一种图像读出方式,相邻的像元中感应的光电荷被加在一起， 以一个像素的方式读出，合并(Binning)技术可以提高帧速和增加灵敏度。合并分为水平方向合并和垂直方向合并。当水平和垂直方向同时采用合并时，图像的纵横比并不改变，当采用2*2合并时，图像的分辨率将降低50%，但灵敏度提高了 4倍(如图3)。[0007]然而，有些C⑶芯片并不具备片内合并(Binning)功能；同时，CMOS芯片的内部结构和工作原理决定其不可能具备片内合并(Binning)功能。在弱目标探测、光谱成像和高速摄影等领域，CCD芯片片内合并(Binning)功能具有难以替代的作用，故某些不具备片内合并(Binning)功能的CXD和CMOS在上述领域的应用中受到限制。[0008]因此,迫切需要一种低功耗、低成本、高稳定、易实现的片外像元合并(Binning) 的电路。发明内容[0009]在弱目标探测、光谱成像和高速摄影等领域，为了克服不具备片内合并功能的CCD 和CMOS芯片的使用局限性，本实用新型提供一种图像像元合并的电路，该电路为低功耗、 低成本、高稳定、易实现的片外像元合并的电路。[0010]本实用新型的技术解决方案[0011 ] 一种图像像元合并的电路，其特殊之处在于包括A/D转换器、D触发器，第一全加器、第二全加器、存储器以及时序发生器，模拟图像信号送入A/D转换器的输入端，所述A/D 转换器的输出端分别与D触发器输入端和第一全加器的输入端B相连,所述D触发器的输出端与第一全加器的输入端A相连，所述第一全加器的输出端分别与存储器的写入数据端和第二全加器的输入端A相连，所述存储器的读出数据端与第二全加器的输入端B相连，所述时序发生器分别为A/D转换器、D触发器、第一全加器、第二全加器以及存储器提供工作时序。[0012]本实用新型的所具有的优点[0013]1、针对CMOS芯片和不具备片内合并功能的C⑶芯片，本实用新型可以实现相同的合并效果，本实用新型在其外部实现以弥补其无片内Binning功能。[0014]2、片外合并对象为数字图像信号，原理简单、易实现、速率高。[0015]3、片外合并结果为实时数字图像信号，对后端相关设备无任何延时影响。[0016]4、相关各电路模块可集成在一块芯片上(如FPGA或CPLD等)。
[0017]图1为本实用新型原理流程图。[0018]图2为本实用新型时序示意图。[0019]图3为源图像经过2*2合并处理后的效果示意图。
具体实施方式
[0020]
以下结合附图对本实用新型进行详细说明。[0021]一种图像像元合并的电路，包括A/D转换器10、D触发器，第一全加器、第二全加器、存储器以及时序发生器15，所述A/D转换器的输出端分别于D触发器输入端和第一全加器的输入端B相连,D触发器的输出端与第一全加器的输入端A相连,第一全加器的输出端分别与存储器的写入数据端和第二全加器的输入端A相连，存储器的读出数据端与第二全加器的输入端B相连，所述时序发生器分别为A/D转换器、D触发器、第一全加器、第二全加器以及存储器提供工作时序。各电路模块均与时序发生器相连，由时序发生器统一控制。·[0022]本实用新型原理流程图如图1，具体说明如下[0023]对模拟图像信号进行A/D转换处理(CMOS直接输出数字图像信号，不需A/D转换处理)以得到源数字图像信号(本实用新型假定源数字图像数据位宽为8bit)。[0024]对第2i_l行(i=l、2、3.......)图像数据进行水平方向2 :1片外合并(Binning)处理(对线阵CCD或CMOS而言，任意行均可设定为奇行，相应下一行为偶行，依次类推；对面阵CCD或CMOS而言,设定首行为第I行即奇行,相应下一行为第2行即偶行,依次类推)，首先通过8bit D触发器11锁存第2j-l(=l、2、3、.......N)个像元，与随后而来的第2j (j=l、2、3.......N)个像元通过Sbit第一全加器12做加法处理，此加第一全加器即实现了该行的第2j-l个和第2j个像元的水平方向2 1片外合并(Binning)，把加法得到的每个像元数据(8bit全加器(12)的输出进位作像元数据最高位)依次缓存至存储器13中，此行2N个像元经过水平方向2 1片外合并(Binning)后得到N个像元。[0025]对第2i行(i=l、2、3.......)图像数据进行水平方向2 1片外合并(Binning)处理，处理方法和过程与第21-l行完全一样。不同点是对于第2i行图像数据，加法得到的每个像元数据(Sbit)第一全加器12的输出进位作像元数据最高位)被依次输出至9bit第二全加器14的输入口 A。[0026]每有一个第2i行的经过水平方向2 1片外合并(Binning)的像元数据到达9bit 第二全加器14的输入口 A，时序发生器就会从存储器中读取第21-l行对应的像元数据到输入口 B，此2个像元数据经过9bit第二全加器14做加法处理，此加法处理即实现了经过水平方向2 1片外合并(Binning)的相邻两行的第j个(j=l、2、3、.......N)像元的垂直方向2 :1片外合并(Binning),9bit第二全加器14的输出DATA_out [9 0] (9bit第二全加器14的输出进位作DATA_out[9 0]的最高位)即是2*2合并(Binning)的实时数字图像，DATA_out[9 0]可根据图像显示、存储和处理的需要进行位宽的转换。[0027]对于位宽不为Sbit的源数字图像，本实用新型完全适用，依据本实用新型原理对原理流程图(图1)稍做更改即可实现(更改D触发器、全加器和存储器的位宽以与源图像位宽匹配)。[0028]水平方向2 1片外合并(Binning)后的相邻两行图像数据经过9bit第二全加器 14实现垂直方向2 1片外合并(Binning)后变为I行图像数据，由图2可以看出对于2*2 合并(Binning)，两行(奇偶行)图像数据为I个处理周期。[0029]采用流水线方式对第2i_l行与第2i行数字图像进行垂直方向的2 1片外合并(Binning)处理(i=0、l、2.......)，即水平方向2 1片外合并(Binning)后的第2i行图像数据不需缓存。采用流水线方式对第21-l行与第2i行数字图像进行垂直方向的2 :1片外合并(Binning)处理，即水平方向2 1片外合并(Binning)后的第2i行图像数据不需缓存。[0030]各电路模块可以集成在一块IC(FPGA或CPL D等)上。各电路模块工作时序信号源自同一时钟源。
权利要求1. 一种图像像元合并的电路，其特征在于包括A/D转换器、D触发器，第一全加器、第二全加器、存储器以及时序发生器，模拟图像信号送入A/D转换器的输入端，所述A/D转换器的输出端分别与D触发器输入端和第一全加器的输入端B相连,所述D触发器的输出端与第一全加器的输入端A相连，所述第一全加器的输出端分别与存储器的写入数据端和第二全加器的输入端A相连，所述存储器的读出数据端与第二全加器的输入端B相连，所述时序发生器分别为A/D转换器、D触发器、第一全加器、第二全加器以及存储器提供工作时序。
专利摘要本实用新型涉及一种图像像元合并的电路，包括A/D转换器、D触发器，第一全加器、第二全加器、存储器以及时序发生器，模拟图像信号送入A/D转换器的输入端，A/D转换器的输出端分别与D触发器输入端和第一全加器的输入端B相连，D触发器的输出端与第一全加器的输入端A相连，所述第一全加器的输出端分别与存储器的写入数据端和第二全加器的输入端A相连，所述存储器的读出数据端与第二全加器的输入端B相连，时序发生器分别为A/D转换器、D触发器、第一全加器、第二全加器以及存储器提供工作时序。本实用新型克服了不具备片内合并功能的CCD和CMOS芯片的使用局限性，具有低功耗、低成本、高稳定、易实现的优点。
文档编号H04N5/369GK202841351SQ20122046360
公开日2013年3月27日 申请日期2012年9月12日 优先权日2012年9月12日
发明者张健, 许哲, 杨文才, 李爱玲, 白喆, 单金玲, 赵燕 申请人:中国科学院西安光学精密机械研究所